大家有没有碰到过FPGA代码仿真结果正确，实际应用的时候不一样的情况？

njluqingjie · 发表于 2008-12-7 10:59:52

我要实现的功能是让FPGA在触发信号的上升沿触发，仿真结果也的确是上升沿触发。但是下载到板子里面实际工作的时候，发现它在上升沿和下降沿都会触发一次，大家有没有碰到过这样的状况？什么原因会导致这种现象呢？

bluehuman · 发表于 2008-12-18 12:49:57

不晓得哦，没有碰到过期待牛人解答

vampire0078 · 发表于 2008-12-19 19:35:53

触发信号是不是不够纯净，在下降沿时过冲过大，出现了一个小毛刺

chinawml · 发表于 2009-1-16 11:20:22

以下是引用vampire0078在2008-12-19 19:35:53的发言：
触发信号是不是不够纯净，在下降沿时过冲过大，出现了一个小毛刺

言之有理，用示波器看下降沿波形

xiao_long · 发表于 2010-1-27 09:26:26

[em01][em01]学习中，，，，，

wzh6328 · 发表于 2010-2-12 11:39:10

硬件问题吧

markman · 发表于 2010-2-16 13:13:33

做过时序仿真还是功能仿真而已？
看看时钟是否有？抖动大不？电源纹波是否合适？

wood_muzy · 发表于 2010-2-20 22:10:24

仿真感觉不是太可靠，很多时候仿真能通过，综合起来却不一定可行。HDL有很多语言能仿真不能综合，用的时候要小心些。
况且3楼说的也很在理。波形能说明一切

dark_blue · 发表于 2010-2-22 09:32:54

是不是时钟不好，或者时钟速率太高

feng2003 · 发表于 2010-3-23 20:46:22

FPGA触发信号不要用组合逻辑，前仿真正确并不代表后仿真正确，加入延时仿真，会得到真实的结果，但也不是一定正确。
3楼的情况也是很可能发生的。

markman · 发表于 2010-3-31 22:43:04

仿真也不能完全照顾到真实的应用情况，即使你现在好了，现场可能还有问题，还是实际跑跑程序

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