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一)回顾源同步时序计算
Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
下面解释以上公式中各参数的意义:
Etch Delay:与常说的飞行时间(Flight Time)意义相同,其值并不是从仿真直接得到,而是通过仿真结果的后处理得来。
请看下面图示:
图一为实际电路,激励源从输出端,经过互连到达接收端,传输延时如图示Rmin,Rmax,Fmin,Fmax。
图二为对应输出端的测试负载电路,测试负载延时如图示Rising,Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
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图 4 Clock PLL Interface Diagram
从传输网络的角度看,此接口由四条网络组成,分别是数据(data),PLL时钟输入(clkin),PLL时钟输出(clkout)和时钟反馈(clock_fb)。
对应于第一部分的计算公式,可以很容易确定第一类和第三类参数,也就是图示的Delay_Skew,即输出端参数,和SETHLD,即输入端参数。下面来确定第二类,即互连延时。
定义:
IC(Clock Input to the PLL)为源端时钟输入到时钟PLL的Etch Delay,
OC(Clock Output from the PLL)为时钟从PLL输出到接受器件的Etch Delay,
FB为PLL的反馈回路的延时,
NX为PLL的输入到输出的延时,
则:
总的时钟延时
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
将得到的总的时钟和数据信号延时代入到时序计算公式,就可以计算出使用时钟PLL的系统时序裕量。
三)使用Quantum-SI仿真计算使用时钟PLL的系统时序
Quantum-SI支持时钟PLL系统时序分析,它领先的信号完整性(SI)和时序分析功能可以快速解决此类问题。
Quantum-SI以电路接口为中心,可以在一个接口上建立多个传输网络,而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五,图六所示
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图 5 Transfer Net
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