ddr内存layout时需考虑microstrip和stripline层信号速度不同的影响吗？

yangfan · 发表于 2008-7-15 17:26:33

做了一个ddr 333 类似笔记本主板的layout，板子上有一个sodimm笔记本内存条插槽，在布板内ddr信号时，在顶层和内存都有布线，包括部分同一组的数据线有分别在顶层和内层的，虽然线长都控制在3inch+-5mil的差距，但经过allegro si和hyperlynx仿真，内层和顶层的延时最多达0.04ns，既顶层比内存慢0.04ns，换算为线长则差不多为250mil左右。而ddr线长控制误差一般在100mil内，不知道这样是不是要对顶层的走线人为加长250mils，让延时一致？即使调整，问题在于顶层走线速度和pcb的介电常数、层间距等相关，而且好像现在顶层信号速度的计算公示不统一，如在hyperlynx和allegro si中计算出的线长延时数据最大能相差0.03ns，不知道是不是因为2个软件应用顶层信号速度算法不一致？

其实若setuptime和holdtime等都1ns，即使2ns，加上pcb flight延时最多1ns，内存芯片采样的setuptime等应该可以满足，问题是现在每组信号时延相差0.05ns，不知道，会不会影响整组数据的最终采样结果？个人感觉不会，但第一次做硬件设计，没经验，所以一直不敢制板。

31330023 · 发表于 2008-7-23 17:51:53

等长的目的就是保证延时一致,我们需要的是信号在同一时间到达接收端,表层的走线和内层走线在阻抗都满足50欧时,信号在表层的速度会比内层稍快,从时序上讲表层的要长一点点才能同步.

robin1008 · 发表于 2009-5-16 08:21:44

受教[em01]

YUN12 · 发表于 2009-6-3 09:20:02

影响不大可以布但注意EMI 最好时钟线布在内层

jimmy5120 · 发表于 2010-1-14 23:29:09

[em10][em10][em10][em10]ok，，

xiaojohn · 发表于 2010-2-23 11:40:07

影响不大，保证同组9bit的线等长就好了，组与组之间没有要求的，地址控制线最好参考1.5V平面，其他数据，采样控制信号，时钟信号参考地平面，

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