请教关于Verilog中定义变量的一个细节，

zjun667 · 发表于 2008-6-29 19:38:50

在进程的内外对变量进行定义的差别：
module aaaa(  )
input......
output.....
reg.......
  always @(  )
begin
   reg

zjun667 · 发表于 2008-6-29 19:42:32

在进程的内外对变量进行定义的差别：
module aaaa(  )
input......[/COLOR]
output.....[/COLOR]
reg.......[/COLOR]
  always @(  )
begin
    reg......[/COLOR]
而且进程内的变量是新的寄存器变量，不是输入输出量

zjun667 · 发表于 2008-6-29 19:43:59

请教为什么？????

kind820827 · 发表于 2008-7-3 08:05:03

寄存器变量只要在用前定义就行了，因为那是并发的，跟变量放在什么位置没关系

nicerain · 发表于 2008-7-7 10:36:53

变量分全局和局部定义,在局部定义的变量只在局部内可见,对于局部以外的模块是不可见的

wqhot · 发表于 2008-7-20 18:53:57

理论上应该是没有什么关系的，比如wire型有下面两种写法：
wire aaa;
assign aaa=....;
或者
wire aaa=...;

blueapplej · 发表于 2008-7-24 14:04:03

好像很少有在always语句中定义变量的。一般都定义在always语句之外！
感觉不像C里面那样，还有全局变量和局部变量的区别！

[em14]

qingchu123 · 发表于 2010-7-20 13:50:14

回帖挣钱

rqw2009 · 发表于 2010-9-15 11:24:03

怎么没看到东西呢

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