PCI转并口卡的EMI问题

xueliban

前些日子做了一个 PCI转并口的卡,测试EMI时发现问题很严重,很多点超标,例如66MHZ,99MHZ,166MHZ,等等,后来并口处并了一些电容但效果还是不好,?

   请叫各位大侠有什么好的办能把EMI 控制下来!




非常感谢!

changxusu

并联电容只是把上升沿变慢了，物理实质是有部分高频电流接地了，减少了电流分量
但是你的问题还没有解决，就要换个角度，那就是环路面积。检查你小卡的高速信号走线，比如时钟和数据信号线的参考平面是否连续，具体问题具体分析。另外检查你的端接[br]<p align=right><font color=red>+1 RD币</font></p>

xiaotian28

很明显，这些都是33MHz的倍频，而PCICLK 走33MHz的频率，试着从clk处下手看看[br]<p align=right><font color=red>+1 RD币</font></p>

happywzb

的确是pci clk的频率，电路上解的话，可以有很多可以尝试的方法：
（1），layout的时候将走线尽量缩短，少穿层；
（2），终端一定要处理好；
（2），可以用并电容的方法试下，不过影响信号，建议可以试下展频手段。[br]<p align=right><font color=red>+3 RD币</font></p>

milkline

以下是引用happywzb在2008-9-1 18:43:36的发言：
的确是pci clk的频率，电路上解的话，可以有很多可以尝试的方法：
（1），layout的时候将走线尽量缩短，少穿层；
（2），终端一定要处理好；
（2），可以用并电容的方法试下，不过影响信号，建议可以试下展频手段。
<p align=right><font color=red>+3 RD币</font></p>

我觉得展频在PCI上面不太现实，还是应该考虑时钟信号的参考平面是否连续。另外不知道你的卡是否有屏蔽罩之类的东西，可以考虑从结构上面去改进[br]<p align=right><font color=red>+1 RD币</font></p>

liner

5楼前面一句很重要

mps22

可以选择满足条件的上升时间长的晶震,把时钟隔离出来,还有就是把时钟信号走在内层.还有就是用屏蔽的方法.