FPGA/CPLD数字电路设计经验分享

wangfuming · 发表于 2008-4-2 20:15:50

摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，
对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL 电路时序模型的
基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采
用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水
平。

qty68 · 发表于 2008-4-3 16:37:06

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[FPGA资料] FPGA/CPLD数字电路设计经验分享