Cadence 高速PCB 的时序分析

bitgyn · 发表于 2006-1-27 14:56:00

2.从什么是时序电路谈起
我的导师，一位诲人不倦的人类伟大灵魂工程师，当我将CPLD 连在了CPU 的数据、
地址、读写和片选信号上，并企图在CPLD 中自定义几个寄存器使得这几个寄存器相对于
CPU 就好似异步访问的存储空间时（如图1），他迷惘了。他认为我应该将CPU 的时钟输出
到CPLD，不然就无法做到异步访问CPLD 的时序。
。。。。。。。。。。。。。。。

【文件名】:06127@52RD_Cadence高速PCB的时序分析1.pdf
【格　式】:pdf
【大　小】:224K
【简　介】:
【目　录】:

txj168 · 发表于 2010-5-4 20:33:00

有意思，可惜太贵了[em03]

wdm913 · 发表于 2010-7-17 21:08:00

可以定义为有点点技术含量的骗子！

"很显然，在CPLD 中触发其将寄存器中数据放入总线的触发条件是读信号（图中画红线处触发）。这个读信号就成为二者之间的握手信号，在DSP 写CPLD 的时候握手信号则是写信号了。"

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就这句话你就要三rd币？