IC设计是不是用VHDL语言啊?小妹不懂,请大师指点!

ruizexing · 发表于 2006-1-22 18:22:00

我学过VHDL语言和AHDL语言,请问有什么用,是不是搞IC设计要用它的,搞IC设计是不是电子基础要很好,为什么在广东省这边没看到有用得上VHDL语言的地方?那些城市会用得到它?

primanexniu · 发表于 2006-1-24 09:19:00

搞IC设计是要用硬件描述语言的,不过他有很多种类,最常用的也就有VHDL和Verilog两种,他们符合IEEE标准的.在深圳应该有,象华为就是用后者的,[br]+1 RD币

ruizexing · 发表于 2006-1-24 09:49:00

谢谢你的指点,我看VHDL语言是很难学的,不过小女子有这个志向搞IC设计,虽然女孩子从事这个行业的不多.那请问设计CPU是用什么语言?

primanexniu · 发表于 2006-1-24 09:52:00

IC设计中就包含CPU的设计,当然你也可以采取硬件描述语言来设计了,verilog是基于c语言基础上发展来的,学起来好象比较容易点.我也是对这个行业比较赶兴趣啊,一块努力啊,

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Bigdot · 发表于 2006-1-25 13:32:00

语言是次要的。总要的是了解原理，以及设计流程。verilog只要一周基本能够搞定，可是你能够开始设计吗？[br]+1 RD币

sanxeechl · 发表于 2006-2-2 09:36:00

IC设计最常用的是VHDL和Verilog这两种硬件描述语言,相对来说，Verilog语言有如下优势：1，程序精简易维护；2，易学习，是在c语言基础上发展来的,学过C语言学起来容易上手；3，更方便，Verilog语言定义了许多易于仿真的语法。搞IC设计电子基础要很好才行，尤其是模拟电路，搞模拟IC设计要难很多。[br]+1 RD币

jyzhang · 发表于 2006-2-5 13:56:00

我用的就是verilog，简洁实用
看你是要从事那方面，是数字还是模拟，要有侧重，当然两这都懂最好！

bigtobaby · 发表于 2006-4-7 16:23:00

IC设计是个很广阔的天地,数字模拟射频等等都属于IC设计的范畴.我自己现在就读的专业是以射频和光纤集成电路的设计为主,但是我老板的方向是偏数字的.建议你学习verilog,一是比较容易上手,二是因为集成电路设计这个行业里95%使用它如果你不打算在数字电路方向上发展,就没必要学这些语言了,可以把模拟电路的基础打好[br]+3 RD币

wenxin000000 · 发表于 2006-4-16 10:55:00

当然了是要用一些硬件描述语言，VHDL只是其中的一种，你应该还学一学它的仿真语言，像MAXPLUS2等都可以的。这些对IC设计都很有用的。[br]-----------------------------------------[br]-3RD币[br]+5 RD币

yandjan · 发表于 2006-4-16 22:18:00

硬件描述语言一般是针对大规模集成电路。作数字电路设计应该说是必须的。我是做射频IC的，属模拟，一般都不会用到。个人感觉对IC设计师来说这些语言只是辅助工具，最重要的还是扎实的专业基础和开放性的思维。[br]+3 RD币

freeia · 发表于 2006-4-19 11:50:00

问题是流片太贵了。

lcz209 · 发表于 2006-4-25 00:42:00

[em10]怎么没有人说学VHDL 现在很多都是这个哦

blueprince · 发表于 2006-4-25 17:25:00

我在学习VHDL，版主说95％的都用VERILOG 是不是有点太夸张了阿据我所知在世界范围内两者的使用率是差不多的只是在不同的区域有点差别但是高人建议是最好还是要学习一下VHDL的，因为很多经典的东西是用VHDL来写出来的

zhouchang · 发表于 2006-4-26 17:30:00

重要的是头脑，[em07]

冷川_gary · 发表于 2006-5-19 20:36:00

多种软件完成相同的工作，在各个行业都有，至于哪个更适合呢，要看个人的喜好与习惯

user · 发表于 2006-6-4 13:11:00

我现在也是学VHDL不过听说用VERILOG HDL的公司较多，所以又学VERILOG可是觉得挺难的，

sinos · 发表于 2006-6-6 10:11:00

重要的是头脑，说的好

tianshang · 发表于 2006-7-26 09:10:00

两个都学不就行了，其实都很简单的，各位不要怕，仔细看看，你也会发现，其实那么简单

bigtobaby · 发表于 2006-7-26 13:10:00

IC设计中VERILOG使用的比重较大,在FPGA设计领域两者是五五开的.VERILOG更偏向于底层,而VHDL更偏向于系统.两种语言有一定的相关度,掌握一种之后再去学另一种会比较轻松.语言只是个工具,做数字电路设计最主要的还是把基础打牢,硬件语言一两个礼拜就能上手,但是离设计就差的远了.建议大家可以先看看别人的设计,掌握流程和思路,然后再开始自己的设计.[br]+3 RD币

hellbaum · 发表于 2006-7-28 10:19:00

个人以为两种语言同时学没什么问题，如果两种语言都懂，可以很方便的适用前人编写的模块，因为两种语言可以混合编程，互相调用．

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