请教一个弱弱的问题：

binbin0620

在用编写VHDL程序时，顶层模块名字一定要和程序里面的实体名字相同吗？
我试了一下，比如顶层模块名字为：A，在程序中的实体名字为:B
然后在编译器中选择project->set as Top-level entity，然后编译，编译出错，错误的意思就是说顶层模块实体A没有定义
把程序中的实体名字改成A后，编译顺利通过
我就想问一个问题：为什么用project->set as Top-level entity功能编译不过呢，我用的编译器是quartusII7.1版本的，看了4.0版本的教程，里面说的就是用project->set as Top-level entity编译通过，为什么我试的时候不行呢？
是编译器的问题还是要把顶层模块和程序中的实体名字一定要用同一个名字呢？如果是这样的话那project->set as Top-level entity这个选项有什么用？？
谢谢解答。。。

还有一个经常碰到的问题就是：用Q2仿真的时候，有时候出不来结果，而且是以前仿真成功的例子，现在重新新建工程，把代码拷贝进去，但是仿真不出结果，不知道为什么？很迷惑...

[此贴子已经被作者于2007-12-20 14:08:29编辑过]

cherrywind

实体名和文件的名字必须是一样的，一般来说你默认的当前文件名字应该和工程的名字也是一样的，否则也会出错，也可以不一样，这就要通过project->set as Top-level entity来设置．
project->set as Top-level entity这个选项其实是从工程中选出当前文件为所要编译的文件．通过选择这个以后　当前文件的名字可以和工程名不一样了

laotang1985

[em02]

john-deng

好像只有Quartus里有这个要求吧？