verilog 问题，错误出在什么地方？

pingbi

module latch8(ld,data,shifterdata);
input[7:0]   data;
input        ld;
output[7:0]  shifterdata;
reg[7:0]     shifterdata;
always @(posedge ld)

shifterdata<=data;
endmodule
module reciveop_1(framelatchnode,frmclk,e);
input[7:0] framelatchnode;
input  frmclk;
output[7:0]e;
reg[7:0]    tempe;
reg[7:0]    e;
latch8    latch811(.data(framelatchnode[7:0]),.ld(frmclk),.shifterdata(tempe));
      e<=tempe ;
  
endmodule
我在编译的的时候总说有语法错误！

bb13142

<P>e&lt;=tempe ; ---改为 assign e = tempe ;</P><P>并改变reg为 wire
</P>[br]<p align=right><font color=red>+3 RD币</font></p>

jianli8

e&lt;=tempe ;
改成assign e = tempe;
e的声明改成：wire [7:0] e; [br]<p align=right><font color=red>+3 RD币</font></p>

jyzhang

改法见楼上
输出可以是线网型或寄存器型
寄存器在行为建模语句中使用，如initial,always;
在此处是数据流模型赋值，要用assign 赋值
[br]<p align=right><font color=red>+3 RD币</font></p>

jearome

同意楼上

fayfay521

[em02][em02][em02][em02][em02]