神达电脑PCB设计规范

heront

台湾神达电脑PCB设计规范！！！
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tangbo514

又要錢

wanwans

没钱了!~~[em07]

ＹＣＢＴ

以下是引用wanwans在2007-11-23 11:38:49的发言：
没钱了!~~[em07]

DD2信号分成以下几组：
1〉CLK SIGNAL  
2〉DDR2 Data Group Signals（DQ、DQS、DM）
3〉DDR2 Control Group Signals（SCS#, SCKE, SODT）
4〉DDR2 Command Group Signals（SMA, SBS, SRAS#, SCAS#, SWE#）  
5〉Miscellaneous DDR2 Signals

以上各组DDR信号，除了第五组没有长度匹配方面的要求外，其它都有！说明如下：


A>Clock Group Signal Length Matching Requirements:
SCLK[X] = SCLK#[X] ± 10 mils; where X = 0 – 5,即每对差分clk之间的差值不大于10mil；
0 mils <(SCLK/SCLK#[x]max – SCLK/SCLK#[x]min) <100 mils,即各对差分clk之间的差值不大于100mil。

B>DDR2 Data Group Signals（DQ、DQS、DM）Length Matching Requirements:
SDQS[X] = SDQS#[X] ±10 mils; where X = 0 – 7
[(SDQ/SDM)max – 25 mils] (SDQ/SDM) (SDQ/SDM)max
(SCLK/SCLK#[2:0]min – 2.0") DQS/DQS# (SCLK/SCLK#[2:0]max + 1.5")

C〉Control to Clock Length Matching Requirements：
(SCLK/SCLK#[X] – 1.3")< Control <(SCLK/SCLK#[X] – 1.20")

D>Command to Clock Length Matching Requirements:
(SCLK/SCLK#[X]max – 2.0")

本文来自：我爱研发网(52RD.com) 详细出处：http://www.52rd.com/bbs/Detail_RD.BBS_40305_58_1_5.html

fanwei326

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