SD_CLK对WIFI灵敏度干扰问题

wenshan231 · 发表于 2016-5-16 19:07:33

降低SD_CLK（32M）驱动电流可以使得WIFI受干扰信道ch11灵敏度优化，但是将SD_CLK线路串联电阻、并联电容、串联电感等均会使得灵敏度恶化？
原理上实在没想通，求高手指点，感谢！！！

criterion · 发表于 2018-4-6 13:25:07

因为SD_CLK波形失真了

一般而言，Clock讯号需要做Termination，以达到阻抗匹配的目的

否则波形会失真，同时也会因阻抗不匹配而使辐射干扰更为加强 :

所以今天串电阻，亦即破坏了该CLK讯号的阻抗，辐射干扰更为加强，当然Desense更糟。
而串电感或磁珠，也会因内阻而改变该CLK讯号的阻抗。

wenshan231 · 发表于 2016-5-16 19:16:49

是指传导灵敏度

wenshan231 · 发表于 2016-5-16 19:19:12

32M的77次谐波落在2464M.
刚好ch11最差，其他ch10、ch12、ch13都有一定影响。还在做实验有结果我会更新～～

wenshan231 · 发表于 2016-5-16 19:54:27

尝试并联电阻降低幅值，没有效果，但也不会变差

wenshan231 · 发表于 2016-5-16 21:28:42

尝试搭建陷波器，灵敏度恶化

yuhu656ki · 发表于 2016-5-16 23:40:36

陷波器，带阻滤波器

wenshan231 · 发表于 2016-5-17 21:15:26

此问题貌似无解了，以上某些方法更差，感觉地似乎更胀导致此问题

yangjz · 发表于 2016-5-18 07:49:15

本帖最后由 yangjz 于 2016-5-18 07:50 编辑

更像是PCB走线的问题，具体建议因为没有看到PCB，还真给不出来

rainfor · 发表于 2016-5-21 11:45:29

传导的话一定是基波或者谐波进入到芯片产生影响，一般这种问题是要在靠近芯片侧加上个几到几十pf电容

wenshan231 · 发表于 2016-5-21 20:35:05

rainfor 发表于 2016-5-21 11:45
传导的话一定是基波或者谐波进入到芯片产生影响，一般这种问题是要在靠近芯片侧加上个几到几十pf电容

试过没有效果反而会变差

jjyy2jjyy2 · 发表于 2016-7-3 22:26:36

怎么发现这个问题的。

52RD网友 *发表于 2016-7-5 15:08:56* · 发表于 2016-7-5 15:08:56

包地没包好是硬伤。
前端辐射出去的，后面加电感电容当然没有用了。

52RD网友 *发表于 2016-7-12 10:34:22* · 发表于 2016-7-12 10:34:22

你的地没处理好

waynezheng · 发表于 2016-7-12 10:35:48

估计是地没处理好，并不一定是包地，而是射频和emmc部分的地回路，可能搞到一起了。

2468821342 · 发表于 2016-7-12 14:00:38

路过拿分走人啊。

laohuon · 发表于 2016-8-4 09:41:08

120R左右的磁珠试了吗，可以试试哈！还有，如果可以的话，使用双SAW。我之前公司会预留位置，在WIFI性能恶化时，再添加一颗SAW，不过LOSS也会变大。

cyq123 · 发表于 2016-10-14 11:18:53

这个问题我好像遇到过一个类似的，我当初设置的SD_CLK是25M，干扰点是，3,8,13，特别是13，确实串电阻并电容啥的都无效【包括比如换直流电源，降CLK幅度，加大TR值，包CLK信号，一切统统无效】，最后是把SD_CLK改22M过了，个人分析应该是是这个25M影响到WIFI芯片内部的解调了，无论你是外部做什么处理，25M总是存在的，应该是芯片内部设计的不合理，当然只是个人意见，欢迎扔砖头

jiangyx1028 · 发表于 2016-10-24 18:14:27

[em07]

cwh607 · 发表于 2018-6-13 11:38:52

顶一顶C神啊

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