请教：如果根据本振的相位噪声指标选择合适的PLL&VCO?

满天星

如题，已经知道相位噪声要求（如：1.2deg_2GHz_5dBm_TD-SCDMA），怎么样选择合适的PLL&VCO，或者两者集成的芯片，单就本振而言，选择芯片需要考虑的因素有哪些，它们跟相位噪声之间有什么样的联系方式，有没有直接的公式可以推算？
谢谢各位通信大拿，请指教。

满天星

没人回答，快要沉下去了，自己顶一下。

liangzi724

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liangzi724

影响锁相环输出相位噪声No的主要因素有：参考源相位噪声Ns、参考源分频比R、VCO分频比N、和鉴相器的相位噪声，而VCO和分频器本身的相位噪声指标一般远低于使用要求，所以对输出(带内)相位噪声的贡献较小，可以近似忽略。简化的公式为：No＝Ns＋20log(N/R）单位dB。
但若参考源的相位噪声非常低，就要考虑鉴相器的相位噪声的影响（可以从芯片资料上查到在你所使用的鉴相频率下相位噪声的指标Np），此时公式为：No＝Np＋20logN单位dB。
以上公式未考虑环路滤波器的影响。可以通过对环路滤波器优化设计，来减小其对相噪的影响，几乎不影响上述公式的使用。