FPGA设计中的时序分析及异步设计注意事项

rosesman

在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法：
1、控制时钟信号尽量走可编程器件的的全局时钟网络。在可编程器件中
一般都有专门的时钟驱动器及全局时钟网络，不同种类、型号的可编程器
件，它们中的全局时钟网络数量不同，因此要根据不同的设计需要选择含
有合适数量全局时钟网络的可编程器件。一般来说，走全局时钟网络的时
钟信号到各使用端的延时小，时钟偏差很小，基本可以忽略不计。
2、若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，
那么可以通过在设计中加约束的方法，控制不能走全局时钟网络的时钟信
号的时钟偏差。
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时序设计的可靠性保障措施
（3）异步接口时序裕度要足够大
局部同步电路之间接口都可以看成是异步接口，比较典型的是设计中的
高低频电路接口、I/O接口，那么接口电路中后一级触发器的建立-保持
时间要满足要求，时序裕度要足够大。
（4）在系统时钟大于30MHz时，设计难度有所加大，建议采用流水线等
设计方法。
采用流水线处理方式可以达到提高时序电路的速度，但使用的器件资源
也成倍增加。
（5）要保证电路设计的理论最高工作频率大于电路的实际工作频率。
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