新手求教，Timing仿真问题

wind_dodo

不知道为什么我在时序仿真时经常会出现关于 clk skew>data delay 的warning提示，但又不知道怎样避免这个warning和改正它。本人才应用fpga不久，对fpga的理解和应用都尚浅，所以经常出现很多意想不到的错误，这个问题应经困扰我很久了，请大侠指点，谢谢了。
以下是我的warning：
Warning： Circuit may not operate.Detected 8 non-operational path(s) clocked
               by clock "sys_clk"  with clock skew larger than data delay.

wind_dodo

之前我也有看过别人也有这样的问题，但好像是用verilog实现的，但具体也没明白是怎样避免此类问题的，还是请教各位；》

wind_dodo

各位大侠，怎么都没有人帮我看看这个问题的啊，
困扰中，继续求教，谢谢各位了！[em03]

liuliqiang

可以试试在quartus里，设置assigment settings->Filter settings - >Optimize hold Timing,选择all paths，再重新编译试试，这个选项是让quartus自己在slack不满足的地方加入布线延时。
另外推荐你去看看<<Altera CPLD/FPGA设计高级篇>>，里面有比较详细的时序约束说明。

wind_dodo

4楼的仁兄谢谢了。
有个问题，你推荐的<>是什么？我没太明白。

liuliqiang

是《ALTERA FPGA/CPLD设计高级篇》，对保持时间，建立时间，以及ALTERA的SLACK的计算，都有比较详细的说明，希望对你有帮助

a5868

优化的clk structure，还有有没有布到bufg上？

CMOS集成电路

还有就是，最好在setting对话框和assignment对话框中把你设计中得时钟指定为globle signal
，使用全局时钟网，实现低差别得skew

rosesman

时序余量不够！

wind_dodo

我已经将时钟指定为globle signal了，可是还是不行。

qty68

其实没有你的原代码,,在猜测中我个人觉得不好解决问题!个人意见啊,,不对也别用砖头拍我..呵呵[em02][em02][em02]