利用Verilog在Fpga上生成SPI接口的虚拟SPI Flash，请大家发表一下各自的思路

syssterling

[em12]
`timescale 1ns/1ps
module SPI_SLAVE
                (
                 input   nSS,
                 input   SCK,
                 input   MOSI,
                 output  MISO
                );
reg  [15:0] MOSI;
reg  [15:0] MISO;

reg  Rd;
reg  Wr;
reg  [7:0] Address;
reg  [15:0] Din;
reg  [15:0] Dout;
reg  [15:0] Mem [0:1024]

always @(posedge(SCK))
begin
   if(nSS==0)
     begin
       Din <= MOSI;
       if(Din[7:0]==8'h02h)
         begin
           Wr <= 1'b1;
         end
       else if(Din[7:0]==8'h03h)
         begin
           Rd <= 1'b1;
         end  
     end
end

always @(posedge(SCK))
begin
   if(nSS==0)
     begin
       if(Wr==1)
         begin
           .
           .
         end
     end
end

endmodule