关于建立时间的问题请教

fla888 · 发表于 2007-8-10 13:23:25

在进行写操作时，数据总线上信号的建立时间如何定义的？（不是问地址和片选线上信号的建立时间）
这个setup time和所谓的write wait state（wst）是同一回事吗？

fla888 · 发表于 2007-8-10 18:13:17

比如说地址线的建立时间是从地址有效到读/写选通有效的时间，烦琐点说是从地址有效时的某个clk边沿到读/写选通有效的某个clk边沿的这个时间段叫地址线的建立时间，如果按这样描述的话，在写操作时数据线上的建立时间被描述为：从数据有效时的某个clk边沿到开始抓取的某个clk边沿的这个时间段叫数据线的建立时间，但到底在哪个clk去抓取数据呢，有没参考信号？　比如地址线建立时间的终点是读/写选通有效的最靠近的那个clk边沿，而开始抓数据的clk怎么找呢？　是读／写信号跳变为无效时的那个clk边沿吗？

fla888 · 发表于 2007-8-11 11:04:29

有没老法师顶一下啊!

kingyb · 发表于 2007-8-11 17:43:13

最近上班很忙，好不容易来跟大家交流一下哦

建立时间：就是数据在时间上升沿（有的为下降沿）到来之前，已经存在的最小时间
保持时间：就是数据在时间上升沿到来之后，仍需要稳定的最小时间
这两个时间决定了数据能正常被接受端收取并采样的时间，相应的大于此两种时间的时间，就叫相应的时间裕度
综观所有的时序电路的问题，可以都看成是建立时间和保持时间的问题[br]+3 RD币

fla888 · 发表于 2007-8-11 20:21:08

我感觉如果是以前课堂上讲的单个的触发器锁存数据,这两个概念很好理解.
但是放到现在的AB,DB,CB三条总线控制读写外部flash的话似乎没这么好理解.可能是我愚钝.

我是想知道 " 数据在时间上升沿（有的为下降沿）到来之前，已经存在的最小时间" 这句话里所谓的时间上升沿(或下降沿)可以确定到底是数据有效之后的第几个时钟沿吗?

比如考虑地址线的建立时间,这个clk边沿可以确定.它就是当wr/rd选通信号线上出现低电平瞬间的那个时钟边沿,而要是在数据总线上,这个clk边沿怎么确定呢?

fla888 · 发表于 2007-8-11 21:11:01

抱歉,问的可能很冷,我是想知道建立时间具体是怎么度量的,而不是这个概念如何去定义.

fredyu · 发表于 2007-8-12 22:46:46

我的理解是：其实要看主从设备是通过什么信号来同步。在SDRAM里，比较好理解，用clk。在异步memory里，data bus是和control bus来同步的。[br]+1 RD币

tmxk · 发表于 2007-8-17 13:09:31

感觉lz好像对建立时间/保持时间概念有点混淆。建立时间/持时间都是相对时钟边沿定义的。

而lz说所的“从数据有效时的某个clk边沿到开始抓取的某个clk边沿的这个时间段叫数据线的建立时间，但到底在哪个clk去抓取数据呢，有没参考信号？　比如地址线建立时间的终点是读/写选通有效的最靠近的那个clk边沿，而开始抓数据的clk怎么找呢？　是读／写信号跳变为无效时的那个clk边沿吗？“
这个个是相对总线来说的，属于总线定义的操作时序，不同总线有不同定义，这个和建立时间/保持时间概念不是一个意思。
下面是一篇很经典的系统时序方面的文章，也许对你有帮助。

【文件名】:07817@52RD_timing.zip
【格　式】:zip
【大　小】:242K
【简　介】:
【目　录】:
[br]+5 RD币

fla888 · 发表于 2007-8-27 08:46:38

我上面说的建立或保持时间其实也都是以clk边沿来度量的，只是对数据线的建立时间想知道有没有统一的标准来定义抓数据到底是什么时候的clk边沿，看了上楼的我知道这个开始抓取的clk边沿在不同的总线上定义可能是不同的，谢谢了！

maple · 发表于 2007-8-28 15:20:17

Setup Time: 時鐘信號來的時候, 要求數據必須已經存在一段時間, 即建立時間;
Hold Time: 時鐘邊沿觸發後, 數據還必須要繼續保持一段時間, 以便能穩定讀取,
即保持時間.

maple · 发表于 2007-8-28 15:29:29

本來有圖片解釋的﹐﹐可以不知道怎么貼上來。。（向版主提個建議﹐為什么只能從別的網站插入圖片﹐文件等﹐很不好用﹗﹗）
通俗點說:
建立時間就是CLK上升沿往前對 DATA上升/下降沿
保持時間就是CLK下降沿往後對 DATA上升/下降沿
還有些東西事關機密﹐呵呵就不多說了﹐﹐﹐﹐

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