有个问题想请教大家!

eddylee

小弟是初学者,有个问题是关于QUARTUS II6.0和7.1的.
就是在实现下列代码的时候,两个版本在生成RTL原理图的时候,原理图不一样,
module eprom(scl,sda,rst);
inout sda;
input scl;
input rst;
reg ena;
reg sda_buf;
reg[7:0] ram1 [255:0];
reg[7:0] ram2 [255:0];
reg[7:0] ram3 [255:0];
reg[7:0] ram4 [255:0];
reg[7:0] ram5 [255:0];
reg[7:0] ram6 [255:0];
reg[7:0] ram7 [255:0];
reg[7:0] ram8 [255:0];
reg[7:0] ram_buf1,ram_buf2,ram_addr_buf,com_buf;
reg[7:0] statei,statea,statec;
reg[8:0] stateo;
reg[6:0] mstate;
reg start,stop;
integer i,j,k,l,m,n,o,p;
assign sda=(ena)? sda_buf:1'bz;
parameter
//数据输入参数
si1=8'b00000001,
si2=8'b00000010,
si3=8'b00000100,
si4=8'b00001000,
si5=8'b00010000,
si6=8'b00100000,
si7=8'b01000000,
si8=8'b10000000,
//地址输入参数
sa1=8'b00000001,
sa2=8'b00000010,
sa3=8'b00000100,
sa4=8'b00001000,
sa5=8'b00010000,
sa6=8'b00100000,
sa7=8'b01000000,
sa8=8'b10000000,
//命令输入参数
sc1=8'b00000001,
sc2=8'b00000010,
sc3=8'b00000100,
sc4=8'b00001000,
sc5=8'b00010000,
sc6=8'b00100000,
sc7=8'b01000000,
sc8=8'b10000000,
//数据输出参数
readyo=9'b000000000,
so1=9'b000000001,
so2=9'b000000010,
so3=9'b000000100,
so4=9'b000001000,
so5=9'b000010000,
so6=9'b000100000,
so7=9'b001000000,
so8=9'b010000000,
stopo=9'b100000000,
//主状态机参数
mready=7'b0000000,
mwrite_start=7'b0000001,
mwrite_addr=7'b0000010,
mwrite_data_1=7'b0000100,
mwrite_data_2=7'b0001000,
mread_data_1=7'b0010000,
mread_data_2=7'b0100000,
mstop=7'b1000000;
always@(negedge sda)
begin
if(scl)
begin
start<=1;
end
else
begin
start<=0;
end
end
always@(posedge sda)
begin
if(scl)
begin
stop<=1;
end
else
begin
stop<=0;
end
end
//主状态机
always@(posedge scl)
begin
if(rst)
begin
for(i=0;i<=255;i=i+1)
ram1<=8'b0000_0000;
for(j=0;j<=255;j=j+1)
ram2[j]<=8'b0000_0000;
for(k=0;k<=255;k=k+1)
ram3[k]<=8'b0000_0000;
for(l=0;l<=255;l=l+1)
ram4[l]<=8'b0000_0000;
for(m=0;m<=255;m=m+1)
ram5[m]<=8'b0000_0000;
for(n=0;n<=255;n=n+1)
ram6[n]<=8'b0000_0000;
for(o=0;o<=255;o=o+1)
ram7[o]<=8'b0000_0000;
for(p=0;p<=255;p=p+1)
ram8[p]<=8'b0000_0000;
ram_buf1[7:0]<=8'b00000000;
ram_buf2[7:0]<=8'b00000000;
com_buf[7:0]<=8'b00000000;
ram_addr_buf[7:0]<=8'b00000000;
sda_buf<=1;
ena<=0;
mstate<=mready;
end
else
begin
case(mstate)      
mready:begin
       if(start)
       mstate<=mwrite_start;
       else
       mstate<=mready;
       end
mwrite_start:begin
             commandin;   
             mstate<=mwrite_addr;
             end
mwrite_addr:begin
            addrin;
            begin
            if(com_buf[0]==1)
            mstate<=mwrite_data_1;
            else if(com_buf[0]==0)
            mstate<=mread_data_1;
            end
            end
mwrite_data_1:begin
              data8in;
              mstate<=mwrite_data_2;
              end
mwrite_data_2:begin
              if(com_buf[7:4]=={1'b1,1'b0,1'b1,1'b0})
              begin
              case(com_buf[3:1])
              3'b000:ram1[ram_addr_buf[7:0]]<=ram_buf1;
              3'b001:ram2[ram_addr_buf[7:0]]<=ram_buf1;
              3'b010:ram3[ram_addr_buf[7:0]]<=ram_buf1;
              3'b011:ram4[ram_addr_buf[7:0]]<=ram_buf1;
              3'b100:ram5[ram_addr_buf[7:0]]<=ram_buf1;
              3'b101:ram6[ram_addr_buf[7:0]]<=ram_buf1;
              3'b110:ram7[ram_addr_buf[7:0]]<=ram_buf1;
              3'b111:ram8[ram_addr_buf[7:0]]<=ram_buf1;
              endcase
              end
              mstate<=mstop;
              end
mread_data_1:begin
             if(com_buf[7:4]=={1'b1,1'b0,1'b1,1'b0})
             begin
             case(com_buf[3:1])
             3'b000:ram_buf2<=ram1[ram_addr_buf[7:0]];
             3'b001:ram_buf2<=ram2[ram_addr_buf[7:0]];
             3'b010:ram_buf2<=ram3[ram_addr_buf[7:0]];
             3'b011:ram_buf2<=ram4[ram_addr_buf[7:0]];
             3'b100:ram_buf2<=ram5[ram_addr_buf[7:0]];
             3'b101:ram_buf2<=ram6[ram_addr_buf[7:0]];
             3'b110:ram_buf2<=ram7[ram_addr_buf[7:0]];
             3'b111:ram_buf2<=ram8[ram_addr_buf[7:0]];
             endcase
             end
             ena<=1;
             mstate<=mread_data_2;
             end
mread_data_2:begin
             data8out;
             mstate<=mstop;
             end
mstop:begin
      if(stop)
      begin
      ena<=0;
      mstate<=mready;
      end
      end
default:mstate<=mready;
endcase
end
end         
//数据输入状态机
task data8in;
begin
if(start)
begin
case(statei)
si1:if(scl)
    begin
    statei<=si2;
    ram_buf1[7]<=sda;
    end
si2:if(scl)
    begin
    statei<=si3;
    ram_buf1[6]<=sda;
    end
si3:if(scl)
    begin
    statei<=si4;
    ram_buf1[5]<=sda;
    end
si4:if(scl)
    begin
    statei<=si5;
    ram_buf1[4]<=sda;
    end
si5:if(scl)
    begin
    statei<=si6;
    ram_buf1[3]<=sda;
    end
si6:if(scl)
    begin
    statei<=si7;
    ram_buf1[2]<=sda;
    end
si7:if(scl)
    begin
    statei<=si8;
    ram_buf1[1]<=sda;
    end
si8:if(scl)
    begin
    statei<=si1;
    ram_buf1[0]<=sda;
    end
default:statei<=si1;
endcase
end
end
endtask
//数据输出状态机
task data8out;
begin
sda_buf<=1;
if(start&&ena)
begin
case(stateo)
readyif(scl)
       begin
       sda_buf<=0;
       stateo<=so1;
       end
so1:if(~scl)
    begin
    stateo<=so2;
    sda_buf<=ram_buf2[7];
    end
    else
    stateo<=so1;
so2:if(~scl)
    begin
    stateo<=so3;
    sda_buf<=ram_buf2[6];
    end
    else
    stateo<=so2;
so3:if(~scl)
    begin
    stateo<=so4;
    sda_buf<=ram_buf2[5];
    end
    else
    stateo<=so3;      
so4:if(~scl)
    begin
    stateo<=so5;
    sda_buf<=ram_buf2[4];
    end
    else
    stateo<=so4;
so5:if(~scl)
    begin
    stateo<=so6;
    sda_buf<=ram_buf2[3];
    end
    else
    stateo<=so5;
so6:if(~scl)
    begin
    stateo<=so7;
    sda_buf<=ram_buf2[2];
    end
    else
    stateo<=so6;
so7:if(~scl)
    begin
    stateo<=so8;
    sda_buf<=ram_buf2[1];
    end
    else
    stateo<=so7;
so8:if(~scl)
    begin
    stateo<=stopo;
    sda_buf<=ram_buf2[0];
    end
    else
    stateo<=so8;
stopif(scl)
      begin
      sda_buf<=1;
      stateo<=readyo;
      end
default:stateo<=readyo;
endcase
end
end
endtask
//命令输入状态机
task commandin;
begin
if(start)
begin
case(statec)
sc1:if(scl)
    begin
    statec<=sc2;
    com_buf[7]<=sda;
    end
sc2:if(scl)
    begin
    statec<=sc3;
    com_buf[6]<=sda;
    end
sc3:if(scl)
    begin
    statec<=sc4;
    com_buf[5]<=sda;
    end
sc4:if(scl)
    begin
    statec<=sc5;
    com_buf[4]<=sda;
    end
sc5:if(scl)
begin
    statec<=sc6;
    com_buf[3]<=sda;
    end
sc6:if(scl)
begin
    statec<=sc7;
    com_buf[2]<=sda;
    end
sc7:if(scl)
    begin
    statec<=sc8;
    com_buf[1]<=sda;
    end
sc8:if(scl)
begin
    statec<=sc1;
    com_buf[0]<=sda;
    end
default:statec<=sc1;
endcase
end
end
endtask
//地址输入状态
task addrin;
begin
if(start)
begin
case(statea)
sa1:if(scl)
begin
    statea<=sa2;
    ram_addr_buf[7]<=sda;
    end
sa2:if(scl)
begin
    statea<=sa3;
    ram_addr_buf[6]<=sda;
    end
sa3:if(scl)
begin
    statea<=sa4;
    ram_addr_buf[5]<=sda;
    end
sa4:if(scl)
begin
    statea<=sa5;
    ram_addr_buf[4]<=sda;
    end
sa5:if(scl)
begin
    statea<=sa6;
    ram_addr_buf[3]<=sda;
    end
sa6:if(scl)
begin
    statea<=sa7;
    ram_addr_buf[2]<=sda;
    end
sa7:if(scl)
begin
    statea<=sa8;
    ram_addr_buf[1]<=sda;
    end
sa8:if(scl)
begin
    statea<=sa1;
    ram_addr_buf[0]<=sda;
    end
default:statea<=sa1;
endcase
end
end
endtask
endmodule
结果6.0的RTL原理图可以生成8个RAM结构,而7.1不能生成.(请选用同样的芯片STRATIX II)编的代码有点乱,希望大家帮忙看看代码有什么问题(上述代码是可行的),谢谢!~~
不知道,大家可否一试?
是否是我机器的问题?希望各位高人指点.谢谢!~~

eddylee

忘记说了,上述模块是一个简单的EEPROM的读写功能.协议是I2C总线协议.

希望大家能试一试,[em01]