请教关于时序约束的问题

52bird

我刚学FPGA不久。在做仿真时经常出现这样的情况：行为级仿真一切正常，但是时序仿真时出现未知态。我知道应该给信号加时序约束，但是不清楚应该约束哪些信号。综合后的门级电路增加了许多新信号，从新信号的名称我大多看不出它们是干什么用的，也不知道哪条信号的延时导致了未知态。
     要判断哪条关键路径需加约束，有必要掌握FPGA综合原理和信号命名规则吗？有没有别的更容易的方法？

[此贴子已经被作者于2007-3-27 11:32:16编辑过]

subutai

是不是你仿真输入的激励有问题呢？