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分频器的硬件描述语言设计

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glzhl
发表于 2007-2-2 17:44:09 | 显示全部楼层 |阅读模式
【文件名】:0722@52RD_分频器的硬件描述语言设计.doc
【格　式】:doc
【大　小】:32K
【简　介】:
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在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。

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glzhl
 楼主| 发表于 2007-2-2 17:44:09 | 显示全部楼层 |阅读模式
【文件名】:0722@52RD_分频器的硬件描述语言设计.doc
【格　式】:doc
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在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。

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