晶振上下两层为什么挖空，且不能走线

huiyic · 发表于 2010-7-13 09:15:05

以下是引用aquasnake在2007-1-30 11:52:30的发言：

1. LAYOUT APP NOTE都类似

2. 主题并没有限制RF 还是RTC的晶振,既然是分析透彻,就不需要用排除法来区别看待.如果只是说PCB LAYOUT,哪怕是RTC晶振都应该符合1的APP NOTE.不管如何,挖空都是需要避免的.

3. 寄生电容能够大到另OSC无法震荡?所以你在驳一个不可能出现的情况,我说过了AFC靠IC里面的PLL,不是靠LOAD CAP,LOAD CAP给出一个适合OSC起震的环境.
4, 200个PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不变有效位数只到KHZ,示波器足够可以测到RTC 200PPM的频率漂移

另外,如果你有ORCAD档的原始设计电路图,请看一下负载电容的属性里面,Description是否是选用NPO[/COLOR](+-5%)的电容?我一般选X7R[/COLOR](+-10%)足矣.
而寄生电容在同一批次洗板的PCB中几乎是相同的,还不如电容温漂的影响大,况且此寄生电容数值是固定的\已知的,把此影响无限扩大就显得对设计的不自信,岂非舍本逐末?
有些IC没有内部PLL,需要外接CLK_IN,这样,就只能接有源晶振,此时对负载电容的要求严格些.但主题并非是谈论负载电容的选取方法,而是某RD提出的寄生电容的说法.个人不以为然

别小看32.768，曾经碰到负载电容不匹配造成不能下载的问题。当然不挖地耦合电容不会有那么大。对CRYSTAL建议挖地，当然其下方有包地。早期做LAYOUT的时候曾经没挖地，造成频率误差比较大。TCXO倒是可以考虑不挖地。

simpson · 发表于 2010-7-13 13:25:47

兄弟，VCO的指标只有一个频率准确就可以的？
建议你学下VCO吧
High spectral purity
Linear voltage-frequency transfer characteristic
Good frequency stability to temperature
Frequency deviation capability >>the max. PLL capture range
Time response
Low power consumption and Output level
Output harmonic level and tuning sensitivity
Phase noise

以下是引用aquasnake在2007-1-29 14:29:03的发言：
OSC只是一个频率起震器,IC内部有PLL精确稳频

如果只靠外部2个电容来稳定?岂非可笑?

看一些电路,如果上到几十MHZ的频率,外部2个电容可以去掉,因为此外部电容的要求并不严格,寄生电容的偏差不会对PLL的稳定有影响(OSC有绝对影响,而外电容则并非如此)

如果10楼不服气,当我在bullshit,那么...

再来看32.768KHZ的RTC晶振,我把27pF电容换22pf,或者33pF,一样走时准确(可以用示波器量下)!你可以实验一下,即使PCB布线的寄生电容可以达到如此大的偏差(事实上可能吗?),都没有关系!

玄学专家都在忽悠,而都不是给出具体的可操作的实际方法,那么,继续忽悠

aquasnake · 发表于 2013-4-17 12:49:07

我以前发的帖子经验不足，说法欠妥

一般无源的RF（13/26/19.5/40M) xtal还是需要挖空的。这个主要就是高频CLK信号满足两倍线宽的安全区的原则。对于1mm板厚，2倍线宽至少就是8mil,也就是0.2mm,这样6层板（5层填充介质）需要挖空2层，4层板（3层填充介质）挖空1层。但如果主地区域不明显，挖空效果有限，虽然保证了时钟线信号的输出幅度，但也会引入干扰。所以挖空与主地平面两者空间拘束条件要同时满足。

对于RTC xtal(32.768K),挖空则不必要

echo_zhou45 · 发表于 2013-4-17 23:10:15

晕，这么古老的帖子还被翻出来了。当年的菜鸟现在也已成长为老手了吧。在集成度越来越高的今天，这样的技术贴要多多益善。

hughchen136 · 发表于 2013-4-22 12:23:12

减少寄生电容，对负载电容的影响。

hughchen136 · 发表于 2013-4-22 12:23:46

减少寄生电容，对负载电容的影响。[em01]

zhangchaohui09 · 发表于 2013-5-5 23:16:10

学习了！

gookerdone · 发表于 2013-5-7 22:18:25

42楼好样的

a476658879 · 发表于 2013-5-8 11:40:56

我在等 aquasnake 回来...你肯定是高手,只是语气有点点子坚决,高手就得这样嘛.实践才是检验理论的标准.

criterion · 发表于 2018-2-24 17:56:59

寄生效应大家都讨论得很热烈
我就不再赘述

但大家似乎都忘了高温也会影响频偏

下图是Qualcomm建议的晶振Layout Guide :

Layer 1 : 晶振周围不得铺铜
Layer 2 : 晶振下方区块不得铺铜
Layer 3 : 晶振下方区块不得铺铜

也就是大家一直在争论的挖空

如高通说法其实真正最主要用意是隔绝热
避免PMIC的热透过铜传到晶振，以至于频偏。
故直接不铺铜，以隔绝热的传递。

所以走线宽度，要小于3mil

因为线宽越小，阻抗越大，
这可以让PMIC传导热到晶振时，传的速度慢一些。

而当Layout空间有限，晶振不得不与PMIC靠近摆放时，
可透过蛇状走线来增长走线长度, 藉以增加阻抗，让PMIC传导热到晶振时，传的速度慢一些。

寄生效应不是不重要
但相较之下热的危害更关键一些

winhappytree · 发表于 2018-2-27 11:26:15

我碰到有问题的情况，都是是温度造成的

zhagnqi08_05 · 发表于 2023-1-17 14:44:56

70楼，解释牛鼻，服

		自动登录	找回密码
密码			注册

[讨论] 晶振上下两层为什么挖空，且不能走线

本帖子中包含更多资源