fpga电路延时的讨论

6799037 · 发表于 2006-12-22 11:20:56

由于象wait ,after 这样的语句都不能达到延时的效果,但在网上看到很多人建议才有触发起来实现,但到底是怎么实现本人也不怎么理解,是不是就象写d触发起一样,多连几个就是了.我是这么理解的,不知道对不对,但一直没人建议用记数器来实现,是不是记熟器不能实现呀,请大家讨论一下

teuton · 发表于 2006-12-22 13:06:33

不是计数器不能实现，是太耗费资源。多个D触发器使用使用编译软件时需要处理，不然综合时会给处理调，所以FPGA做延时最好用组合逻辑，也就是同步信号逻辑。

6799037 · 发表于 2006-12-22 13:19:02

那用同步信号逻辑的话.是不是就要用到多个component 语句呀,那不是很麻烦吗?有没有简单一点的写法

pipilu2004 · 发表于 2007-1-1 15:44:35

我认为延时电路：1，小于时钟周期的延迟可以用约束条件进行约束，或加一些buffer
2，大于时钟周期的延迟可以用flipflop或FIFO进行延迟

atomdust · 发表于 2007-1-5 13:41:25

楼上说的对
延迟电路最常用的办法就是计数器，其实也就是flipflop，至于FIFO，常用在异步时钟域的处理

小于时钟周期的延迟也可以用时钟下降沿来打，当然这种要用在低速情况下，高速电路这样处理的话容易出现毛刺

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