ＦＰＧＡ的问题

andychen

我刚学习ＦＰＧＡ，现在想编写这样的一个ＲＡＭ，有一个输入信号，有两个输出信号．当输入信号有一个上升沿的时候，一个输出信号从零递加到１００，而另外一个输出信号则产生一个周期性的站空比为５０％的方波信号，也就是一个时钟信号．请问怎么样编写的呢？

yellowfall

问题不清，需要的条件：时钟与输入信号变化的关系，输出的方波信号与输入或时钟信号的关系

chenyuanbo

我想你问的应该是
一个时钟输入,然后呐一个计数器从1记到100.在记到50时另一输出反转吧
  这样的话不难.问题不清啊

atomdust

上升沿检测电路
input clk,rst_n;
input a;
reg a_d;
reg out;
always @(posedge clk or negedge rst_n) begin
  if(!rst_n) begin
    a_d<=0;
  end
  else begin
    a_d<=a;
  end
end
always @(posedge clk or negedge rst_n) begin
  if(!rst_n) begin
    out<=0;
  end
  else begin
    if(a&&!a_d) begin
      out<=1;
    end
    else begin
      out<=0;
    end
  end
end

wapple121

看不太懂4楼写的。有个疑问，为什么语句只有一句时也要加“begin--end”。

我的理解是一个用计数器做的 1/100 倍分频器，同时将计数器也作为一个输出。

chenyuanbo

我想你问的应该是
一个时钟输入,然后呐一个计数器从1记到100.在记到50时另一输出反转吧
  这样的话不难.问题不清啊

atomdust

上升沿检测电路
input clk,rst_n;
input a;
reg a_d;
reg out;
always @(posedge clk or negedge rst_n) begin
  if(!rst_n) begin
    a_d<=0;
  end
  else begin
    a_d<=a;
  end
end
always @(posedge clk or negedge rst_n) begin
  if(!rst_n) begin
    out<=0;
  end
  else begin
    if(a&&!a_d) begin
      out<=1;
    end
    else begin
      out<=0;
    end
  end
end

wapple121

看不太懂4楼写的。有个疑问，为什么语句只有一句时也要加“begin--end”。

我的理解是一个用计数器做的 1/100 倍分频器，同时将计数器也作为一个输出。

rain907

计数器分频