AMD Motherboard design guide

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AMD Socket AM2 Motherboard Design Guide
很好的主板設計資料！
Chapter 1 System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17
Chapter 2 General Motherboard Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
2.1 Impedance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
2.2 Crosstalk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20
2.3 General Power Supply Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20
2.3.1 Power Supply Type Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20
2.3.2 Processor Power Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21
2.3.3 Plane Splits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
Chapter 3 AMD Socket AM2 Processor Pinout and Package . . . . . . . . . . . . . . . . . . . . . . . .25
3.1 Pinout Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
3.2 Pin List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
3.3 Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
Chapter 4 Schematic and Layout Guidelines for Input Clock and
HyperTransport™ Link . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
4.1 Processor System Clock Layout Recommendations . . . . . . . . . . . . . . . . . . . . . . . . .27
4.1.1 Processor Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
4.1.1.1 Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
4.1.1.2 Layout Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
4.2 HyperTransport Technology Design Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
4.2.1 HyperTransport Technology Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
4.2.1.1 Signal Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30
4.2.1.2 Frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
4.2.1.3 Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
4.2.1.4 HyperTransport Link Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32
4.2.2 HyperTransport Technology Routing Guidelines . . . . . . . . . . . . . . . . . . . . . .33
4.2.2.1 General Routing Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
4.2.2.2 HyperTransport Technology Motherboard Impedance . . . . . . . . . . . . . . . . . . . . . .34
4.2.2.3 Microstrip Signal Trace Width and Separation . . . . . . . . . . . . . . . . . . . . . . . . . . .34
4.2.2.4 HyperTransport Technology Signal Length Matching . . . . . . . . . . . . . . . . . . . . . .35
4.2.2.5 Trace Length Mismatch Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
4.2.2.6 HyperTransport Trace Referencing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44
4 Contents
AMD Confidential—Advance Information
AMD Socket AM2 Motherboard Design Guide 33165 Rev. 1.07 January 2006
4.2.2.7 Changes in HyperTransport Trace Referencing . . . . . . . . . . . . . . . . . . . . . . . . . .45
4.2.2.8 Layer Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
4.2.2.9 Miscellaneous Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
4.3 HyperTransport Technology and Processor Breakout . . . . . . . . . . . . . . . . . . . . . . . .47
4.4 Recommended HyperTransport Technology Logic Analyzer Connection . . . . . . . .49
Chapter 5 AMD Socket AM2 Design Guidelines for Two DDR2 SO-DIMMs . . . . . . . . . . .51
5.1 DDR2 SDRAM Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
5.1.1 Signal Names and Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
5.1.2 Layer Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54
5.1.3 DDR2 Supply Voltages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55
5.2 Overview of DDR2 SDRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56
5.2.1 Interface Overview and Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56
5.2.2 Valid Configurations – Two Unbuffered SO-DIMMs . . . . . . . . . . . . . . . . . .57
5.2.3 Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57
5.3 Unbuffered Two SO-DIMM DDR2 System Layout Guidelines . . . . . . . . . . . . . . . .57
5.3.1 Address/Command Termination and Layout Guidelines . . . . . . . . . . . . . . . .59
5.3.2 Data Group Connection and Termination Guidelines . . . . . . . . . . . . . . . . . .62
5.3.3 Clock Termination and Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . .65
5.4 SO-DIMM Routing with Five-Mil Traces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69
5.5 Basic Idea for SO-DIMM DDR2 Memory Routing . . . . . . . . . . . . . . . . . . . . . . . . . .70
5.5.1 Routing Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70
5.5.2 Routing and Length-Matching Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70
5.5.2.1 CLK_H and CLK_L Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70
5.5.2.2 Data, DQS, DM Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71
5.5.2.3 ADD, BANK, RAS, CAS, WE, CS, CKE, ODT . . . . . . . . . . . . . . . . . . . . . . . . . .71
Chapter 6 AMD Socket AM2 Processor Design Guidelines for Four Unbuffered
DDR2 DIMMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73
6.1 DDR2 SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73
6.1.1 Signal Names and Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73
6.1.2 Layer Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74
6.2 Overview of DDR2 SDRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
6.2.1 Interface Overview and Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
6.2.2 Valid DIMM Configurations – Four Unbuffered DIMMs . . . . . . . . . . . . . . .78
Contents 5
AMD Confidential—Advance Information
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6.2.3 Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
6.3 System Configuration Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
6.4 Unbuffered Four-DIMM DDR2 Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . .79
6.4.1 Address/Command Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82
6.4.1.1 Address/Command and Control Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . .82
6.4.1.2 Address/Command Group Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . .82
6.4.1.3 CKE Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84
6.4.1.4 CS and ODT Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84
6.4.1.5 Address/Command and Control Trace Width and Separation . . . . . . . . . . . . . . . . .85
6.4.2 Data Group Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86
6.4.2.1 Data Group Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88
6.4.2.2 Data Bus Trace Width and Separation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88
6.4.3 Clock Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
6.4.3.1 DIMM Clock Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91
6.4.3.2 Clock Group Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91
6.4.3.3 Clock Group Trace Width and Separation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92
6.5 Basic Idea for Unbuffered DDR2 Memory Routing . . . . . . . . . . . . . . . . . . . . . . . . .92
6.5.1 Routing Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92
6.5.2 Routing Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
6.5.2.1 CLK_H and CLK_L Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
6.5.2.2 Data, DQS, Check Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
6.5.2.3 ADD, BANK, CS, CKE, RAS, CAS, WE, ODT Signals . . . . . . . . . . . . . . . . . . . .94
6.5.3 Unbuffered 4-DIMM DDR2 Routing Example . . . . . . . . . . . . . . . . . . . . . . .95
Chapter 7 BTX Form Factor Design Guidelines for Four Unbuffered DDR2 DIMMs . . .101
7.1 DDR2 SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101
7.1.1 DDR Routing on BTX Form Factor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101
7.2 Unbuffered Four-DIMM DDR2 Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . .102
7.2.1 Address/Command Group Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . .105
7.2.1.1 CKE Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107
7.2.1.2 CS and ODT Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .108
7.2.1.3 Address/Command and Control Trace Width and Separation . . . . . . . . . . . . . . . .109
7.2.2 Data Group Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109
7.2.2.1 Data Bus Trace Width and Separation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112
7.2.3 Clock Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113
6 Contents
AMD Confidential—Advance Information
AMD Socket AM2 Motherboard Design Guide 33165 Rev. 1.07 January 2006
7.2.3.1 Clock Group Trace Width and Separation . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
7.3 Basic Idea for Unbuffered DDR2 Memory Routing . . . . . . . . . . . . . . . . . . . . . . . .114
7.3.1 Routing Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
7.3.2 Routing Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
7.3.2.1 CLK_H and CLK_L Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
7.3.2.2 Data, DQS, Check Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
7.3.2.3 ADD, BANK, CS, CKE, RAS, CAS, WE, and ODT Signals . . . . . . . . . . . . . . . .116
7.3.3 Unbuffered 4-DIMM DDR2 Routing Examples on a BTX Board . . . . . . . .117
Chapter 8 Design Guidelines for Miscellaneous Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . .123
8.1 CLKIN_H and CLKIN_L Differential Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
8.2 Auto-Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
8.2.1 HyperTransport I/O Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
8.2.2 Memory I/O Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
8.3 Hardware Debug Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127
8.3.1 Single-Processor HDT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127
8.3.2 TMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
8.3.3 TCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
8.3.4 TRST_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
8.3.5 TDI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
8.3.6 TDO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
8.3.7 DBREQ_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
8.3.8 DBRDY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
8.3.9 RESET_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
8.4 Voltage Regulator Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
8.4.1 VID [5:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
8.4.2 PSI_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
8.4.3 VDD_FB_H and VDD_FB_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
8.4.4 VDDIO_FB_H AND VDDIO_FB_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
8.4.5 VTT_SENSE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
8.4.6 CPU_PRESENT_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
8.5 Global Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
8.5.1 PWROK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
8.5.2 RESET_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
Contents 7
AMD Confidential—Advance Information
33165 Rev. 1.07 January 2006 AMD Socket AM2 Motherboard Design Guide
8.5.3 LDTSTOP_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
8.6 Thermal-Related Miscellaneous Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
8.6.1 THERMTRIP_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
8.6.2 PROCHOT_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133
8.6.3 SIC and SID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
8.6.4 THERMDA and THERMDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
8.6.4.1 Temperature Sensor Layout Recommendations . . . . . . . . . . . . . . . . . . . . . . . . .135
8.7 No Connects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
Chapter 9 AMD Socket AM2 Processor Power Requirements . . . . . . . . . . . . . . . . . . . . . .137
9.1 High-Frequency Motherboard Decoupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137
9.2 Power Generation and Distribution Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . .139
9.2.1 AMD Socket AM2 Processor Power and Ground Overview . . . . . . . . . . . .140
9.2.2 VDD Power Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .140
9.2.3 VDDIO, VTT, and M_VREF Routing and Decoupling . . . . . . . . . . . . . . . 145
9.2.3.1 VDDIO Decoupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .145
9.2.3.2 VTT Power Delivery and Decoupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .146
9.2.3.3 M_VREF Decoupling and Routing Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
9.2.4 VDDA Power Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150
9.2.5 VLDT Power Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
Chapter 10 EMI Design Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155
10.1 Logic Selection and Partitioning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155
10.1.1 Discrete Logic Technology Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155
10.1.2 I/O Signal Partitioning and Separation . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155
10.2 Decoupling, Bypass, Stitching, and Filtering Capacitors . . . . . . . . . . . . . . . . . . . . .156
10.2.1 Voltage Plane Decoupling Capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156
10.2.2 Voltage Filtering Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156
10.2.3 High-Frequency Bypass and Stitching Capacitors . . . . . . . . . . . . . . . . . . . .156
10.2.4 DDR VDDIO to VSS Stitching Capacitor Requirements . . . . . . . . . . . . . .157
10.3 Motherboard Grounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157
10.3.1 Motherboard-to-Chassis Grounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157
10.3.2 I/O Filtering and Shield Grounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158
10.3.3 Processor Heatsink Grounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158
10.4 Clocks and EMI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
8 Contents
AMD Confidential—Advance Information
AMD Socket AM2 Motherboard Design Guide 33165 Rev. 1.07 January 2006
10.4.1 Clock Frequency Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
10.4.2 Clock Circuit Placement and Wiring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
10.4.3 Clock Signal Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
10.4.4 Spread Spectrum Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
10.4.5 Disable Unused Clock Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160
Chapter 11 Thermal and Mechanical Motherboard Requirements . . . . . . . . . . . . . . . . . . .161
11.1 AMD Socket AM2 ATX Processor Component Keepout and
Height Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
11.2 AMD Socket AM2 BTX Processor Component Keepout and
Height Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .168

【文件名】:06125@52RD_AM2DG33165_1_07.PDF
【格　式】:pdf
【大　小】:3883K
【简　介】:
【目　录】:

xiangshiling26

介个也要钱？

skyfly559

感謝感謝[em01][em01][em01][em01][em01][em01][em01][em01][em01][em01][em01]

leeyuanhan

apter contains general guidelines that, when followed, help to ensure good signal quality.
These guidelines include recommendations for lowering impedance, connecting power-plane pins to
the motherboard, reducing crosstalk, and, when unavoidable, how best to cross plane splits.
An AMD Socket AM2 platform should use routing rules that have been developed based on a
motherboard’s dielectric thickness, trace width, and trace spacing. The HyperTransport™ routing
needs to achieve a 93-Ω differential impedance (the final onboard impedance sho