请问在verilog里可以调用VHDL的模块吗？可以的话怎么调用？谢谢了

luliyuan · 发表于 2006-9-14 10:05:00

benny_lan · 发表于 2006-9-14 11:49:00

混合语言需要逻辑综合工具的支持，比如xilinx的XST只能对全是VHDL或者全是Verilog HDL描述的设计进行综合，FPGA Express允许设计是混合语言。[br]<p align=right><font color=red>+1 RD币</font></p>

musiclee · 发表于 2006-9-14 13:26:00

可以，Altera芯片的话开发环境本身就支持

redhat · 发表于 2006-10-2 10:43:00

没有用过，只听说有一部分可以

		自动登录	找回密码
密码			注册

[讨论] 请问在verilog里可以调用VHDL的模块吗？可以的话怎么调用？谢谢了