大家帮帮忙关于快速锁相的设计

boy1025 · 发表于 2006-9-9 09:20:00

我在公司负责频率合成器部分，由于有跳频方案，以前一直采用ping-pong环路设计，最近要向小型化发展，准备用单个锁相环路实现1000 hops/s。
从传统的提高锁相速度的方法来看，一味增加环路带宽当然是不行的，常用有加粗调电压和导通二极管两个比较实用的方法。粗调电压法由于要在LPF通路上加DA、比较器，会使相噪变差，二极管漏过去的鉴相脉冲也会影响输出信号的杂散。
上述方法都在实际设计中用过，加导通二极管的相对比较适用。用调制域分析仪分析，频差为300M时，我的锁相速度为650多uS，有导通二极管能提高到400多uS，但是冲激造成的底谷后面的上升部分波动很大，虽然时间变短，但在这一小段时间内的冲激是很烦人的，对于ping-pong方案来说无所谓，但单环就不太好了。
寻求高速锁相芯片是一个比较关键的问题，但是由于公司使用习惯问题，所搜索的公司器件范围有限，仅找到AD公司有一款快速锁相芯片ADF4193[/COLOR]，没有见过的朋友可以看看他的资料。按照他资料上的说法，1.8G左右75M频差的锁相速度约为4uS，他主要是在换频时使用计时器，在一定时间内开启大的电流泵，最大为小电流时的600倍6.6mA，同时还有三个开关配合以改变环路带宽，使VCO输出后的分频频率迅速接近后再启用小电流泵，其好处显而易见。
我对该芯片没有使用经验，仅仅是昨天在AD的网上看到，就把资料下过来粗看了一下。芯片上面自带了一个差分运放，能给出的最大的电压在5.5伏供电时为1.8—4.7，这么短的一个电压差，在我的方案中要跨过1G—1.6G的频程，这样的VCO似乎也不太好找，我咨询过中电13所的专家，国内最好水平能做到150M/V以下，并且这样VCO的压控灵敏度过高，输出频率的精度也会受到影响。
这样看来，只有使用外加运放构成有源滤波器，但这样控制开关S3好象会用不上，也不知道会影响到什么程度，这样的外加有源滤波器（如AD797）能否行我还不能定下来。我还没有细看资料，希望有经验的朋友多多指点一下，或者推荐一些其他适合跳频的高速锁相芯片方案。

非常感谢，希望大家多多指点，我的EMAIL：boy1025@126.com

[此贴子已经被作者于2006-9-10 9:01:46编辑过]

boy1025 · 发表于 2006-9-9 10:16:00

更正一下，芯片为ADF4193

大家多多发表意见呀

hecfen · 发表于 2006-9-10 16:04:00

ADF4193在环路带宽切换时Vt会出现抖动，必须根据不同的输出频率来调整的相位，这个比较烦人，不知道大家有没有好的调试方法。
由于手头没有调制域分析仪和信号源分析仪，看不到最终的锁定频差，因此即使调整相位能减小Vt的抖动，也不能保证最终频率不出现大的抖动
4193的Vt输出范围的确太小，可以用运放再放一次，但低端就只能从3V左右开始，必须合理选择VCO。至于lz所说不用自带的运放，没试过，不知道行不行

最后顺便请教lz：调制域分析仪测得锁定频差都与什么相关（个人觉得就是相位噪声的时域表示即残留FM）；一般提法是怎么样的一个量级（1K，10k？像53310就只能测到10k左右）[br]<p align=right><font color=red>+3 RD币</font></p>

boy1025 · 发表于 2006-9-10 18:14:00

终于有人回帖了不容易[em08]谢谢了
环路切换肯定会有抖动，如果稍放开一些大电流泵工作时间，抖动影响能达到接受的范围内的话也无所谓。
我也考虑过再运放一次，但两极运放级连噪声影响会更严重，一级能到当然是最好。
我说的频差不是楼上所说的意思，我没有说清楚。这个频差是跳频时的最大频率跨度，考虑的是最长锁定时间。
至于锁定时候稳定度，我们要求在中心频率5k以内就算行了。我们一般提ppm（百万份之一）。

boy1025 · 发表于 2006-9-10 18:21:00

大家多帮帮忙呀，我也不一定要用这种方案的，ＤＤＳ倍频＋混频方案也可以，只是我没正式用过，不知道这种方法能到一个什么水平。要是span200k时噪声（不能有明显杂散尖刺）抑制能到４５ｄＢＣ以上，span1m/10m（１０Ｍ内不能有明显杂散尖刺）时能到８０ｄＢＣ以上就可以了。
　　不知道能不能做到。

boy1025 · 发表于 2006-9-12 07:17:00

为什么没人回帖呢，难道没有人做过这些东西吗

hecfen · 发表于 2006-9-12 10:40:00

谈到环路切换时产生的抖动，由于切换是在大环路带宽完全锁定之后发生的，此时产生的抖动观察Vt就可以明显看得到，而且时间不短（相对前面大环路带宽的锁定时间而言），两者加起来比直接用不带快锁的鉴相器的跳频时间快不了多少，至少我现在遇到的情况就是这样，通过调整相位会有改善，到改善到什么量级，由于手头没有仪器，无法观测。总之，调相位值的方法感觉比较麻烦，我至今还没有找到规律，网上相关的信息也很少，不知道有没有高手用的比较熟，还请赐教了。

hehejun · 发表于 2006-9-12 10:59:00

你可以考虑DDS倍频上变频方案或者PLL内插DDS的方案，关于杂散抑制要通过实验找出一个杂散较少的工作频带，这个频带要尽量避开参考频率的整数分之一次谐波，可以降低杂散。

weldon · 发表于 2006-9-12 19:01:00

呵呵。做源的人好多啊！

boy1025 · 发表于 2006-9-12 19:21:00

以前做过PLL内插DDS的方案，频率较低，还没有超过100M，不过相噪比较好，优于DDS作参考频率方案，也可能后者频率较高的缘故。PLL内插DDS的方案还是要考虑最长锁相时间，我觉得比较关键。
7楼说的调相位值是怎么调的，可能说法不一样，我不是太明白。
您说的等大环路稳定后再切破坏了时间常数，肯定会出现抖动，要是不等大环路完全锁定就切呢。

hecfen · 发表于 2006-9-14 18:15:00

切换环路时频率抖动到底会有多大，我不知道，单从Vt上看，环路带宽取100k，起始频差300MHz时，锁定时间小于10us。
lz可以要个样片自己测一下

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