请教各位大侠如何解下面三个问题

LZY620810

1.画出可以检测10010串的状态图,并verilog实现之。（威盛）
2.用FSM实现101101的序列检测模块。（南山之桥）
3.为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a： 0001100110110100100110
       b： 0000000000100100000000
    请画出state machine；请用RTL描述其state machine