如何走线能够提升频率误差

yuzhouyouling · 发表于 2017-3-29 09:20:17

最近我们做模块发现面积越小，在高温下频率误差就越容易超标，但是产品定义模块的大小已经定死了，所以想请教下各路大神如何在走线方面注意，从而提升频率误差呢？

zhang0fei · 发表于 2017-3-30 12:36:45

楼主是龙尚的吧，高温差的话，看一下XO GND的下地位置吧，而且除了下面净空，其它所有层能打孔就打孔到主地提升散热性能

anfn911 · 发表于 2017-3-29 16:36:17

我想问下常温下频率误差是多少，你使用的晶体/晶振带温补吗？
一般这种与温度相关的问题，首先要确认你的晶体/晶振离热源（PA，CPU等）的距离，晶体/晶振净空区GND掏了几层？如果离热源近，尽可能的多掏几层地。另外：如果频率误差向一个方向偏，可是尝试调试负载电容，使之往反的方向偏。

yuzhouyouling · 发表于 2017-3-29 17:04:26

anfn911 发表于 2017-3-29 16:36
我想问下常温下频率误差是多少，你使用的晶体/晶振带温补吗？
一般这种与温度相关的问题，首先要确认你的 ...

常温下频率误差只有5kHz，我们用的是宽温晶体。
因为模块面积小的原因，所以晶体靠近CPU会偏近一些。
净空的GND 掏空了一层，多掏几层不会有什么其他影响么？

yuzhouyouling · 发表于 2017-3-29 17:58:32

自己顶

yuzhouyouling · 发表于 2017-3-30 09:40:23

自己再顶

huahua9418 · 发表于 2017-3-30 10:31:43

走线上，注意保护xo时钟走线，PLL供电电源线，这俩个对频率误差影响较大，
布局上，晶振位置尽量远离其他发热芯片，xo出来的线可以的话尽量细点，减少热传递。
结构上，多增加散热处理吧。

kianin · 发表于 2017-3-30 16:19:15

zhang0fei 发表于 2017-3-30 12:36
楼主是龙尚的吧，高温差的话，看一下XO GND的下地位置吧，而且除了下面净空，其它所有层能打孔就打孔到主地 ...

确实说得对，这样估计是可以解决

yuzhouyouling · 发表于 2017-3-30 17:56:47

huahua9418 发表于 2017-3-30 10:31
走线上，注意保护xo时钟走线，PLL供电电源线，这俩个对频率误差影响较大，
布局上，晶振位置尽量远离其他 ...

谢谢！

yuzhouyouling · 发表于 2017-3-30 17:57:18

huahua9418 发表于 2017-3-30 10:31
走线上，注意保护xo时钟走线，PLL供电电源线，这俩个对频率误差影响较大，
布局上，晶振位置尽量远离其他 ...

多谢！

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