[FPGA资料] Design Safe Verilog State Machine（Synplicity）

发表于 2006-6-21 15:35:00 | 显示全部楼层 |阅读模式

【文件名】:06621@52RD_designing_safe_verilog.rar
【格　式】:rar
【大　小】:116K
【简　介】:在一些外部环境极端恶劣的情况下，一个when others或default语句并不能让PLD实现一个真正可靠的状态机，而需要按照文章所讲思路进行设计
【目　录】:无目录

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