[FPGA资料] Design Safe Verilog State Machine（Synplicity）

发表于 2006-6-21 15:35:00 | 显示全部楼层 |阅读模式

【文件名】:06621@52RD_designing_safe_verilog.rar
【格　式】:rar
【大　小】:116K
【简　介】:在一些外部环境极端恶劣的情况下，一个when others或default语句并不能让PLD实现一个真正可靠的状态机，而需要按照文章所讲思路进行设计
【目　录】:无目录

本帖子中包含更多资源

您需要登录才可以下载或查看，没有账号？注册

×

使用道具举报

返回列表发新帖回复

Archiver|手机版|小黑屋|52RD我爱研发网 ( 沪ICP备2022007804号-2 )

GMT+8, 2024-11-24 02:31 , Processed in 0.045747 second(s), 18 queries , Gzip On.

Powered by Discuz! X3.5

		自动登录	找回密码
密码			注册