请教PA输出与开关之间加π衰/两个saw串联/PA地不分割开

whspyl

麻烦请教三个问题：

1、PA输出与开关之间可以加π衰吗？上一版测试PA与开关之间匹配得不是很好，想在PA输出之后加一个0dB的π衰来增加匹配，不过好像没见过这样的设计，大部分都是在PA输入前加π衰。

2、能不能把两个saw串联起来使用？因为上一版测试感觉一个saw对带外的抑制不够。是不是saw与其它元器件的匹配不好做所以尽量少用？我用的saw的datasheet上都标明了input/output impedance 50 ohm。

3、可以整个射频收发板都用一个地吗？就是PA的地不单独分割出来。上一版PA的地与其他元器件的地是分开的，通过一个0欧电阻单点相连，但是PA的散热不好，觉得是PA地的铜皮太小了，这次想就PCB都用一个统一的地。PA的输出功率是24~27dBm。

下面是这个射频收发板卡的电路图，也麻烦看看这个设计还有没有其它什么问题：



另外想请教下一般依照经验是在哪些元器件之间加π衰？还是只要匹配不好的地方都可以加。

谢谢了。

fantastic00

whspyl 发表于 2015-10-21 20:12
麻烦还要再请教几点：

1、一般射频SPDT开关，一个RF端口连通时，另一个是高阻还是50欧的阻抗啊？如果 ...

1、一般射频SPDT开关，一个RF端口连通时，另一个是高阻还是50欧的阻抗啊？如果有电阻Pi衰来做为负载，当系统处于接收状态时，是不是能让PA输出端口面对的负载稳定且安全？


我们射频SW 一般情况下，非导通的那一端是连接到地的阻抗为50欧（你把它看成连接到地的一条微带线）。当然，具体还是要看SW 的手册的，有个别SW 在非导通的情况下是开路（极少）。


2、之前做过一个零中频的射频板，就是考虑到面积的问题做了两个版本，一个PLL芯片在正面，另一个PLL芯片在背面，其余完全一样。结果在背面的那一版IQ失配非常严重，所以后面的射频板卡都不敢把PLL芯片放到背面去了。


LO做背面IQ失配的情况下，要考虑到布局，走线以及匹配电路。 另外你的PLL电路时单芯片电路还是搭建电路？如果是自己搭建电路 LP VCO 都需要做匹配，这个在背面的时候有点麻烦，因为你板子安装的时候，如果机壳是钣金机壳，安装之后的参数会变动。

3、所有的元器件都会通过vias连到L2的主地，但照您说的顶层PA和其他芯片的铜皮分开，像下面这样，就会有不规则的铜皮，我看其它帖子说这样会对EMC有影响，是不是分割铜皮的形状也有讲究？

这个对EMC有影响，但影响不大（通常手机设计的时候，会要求RF部分的GND 直接连接到主地，不与表层GND直接连接）。EMC影响比较的是你对PLL PA 供电、控制线 这些的处理以及隔离，比GND 铜皮的影响更严重。


4、我准备在板子上PA芯片位置对应的bottom层（PA放在Top层）做一大块开窗，让地的铜皮裸露出来，这样会对PA的散热有帮助吗？

必须有啊！PA 功率多大？一般手机类型的（2W 左右） 板子散热都是够的，如果PA 功率比较大，那你不仅要背部开窗，而且开窗之后还要用导热硅胶涂一层加散热片。

fantastic00

whspyl 发表于 2015-10-19 21:32
非常感谢。

这个TC用在802.11ah的，782M的频段，是将2.4G的b/g的频段变频得来的。所以和普通的相反 ...

1、PA后面没有加saw，PA输出不是一般都有由一个串联电感和两个并联电容组成的Pi型选频网络吗（应该也有匹配的功能吧？），我是想在这个后面再加一个由三个电阻组成的PI衰来改善与开关之间的匹配，像下面图二。但是好像衰减1dB改善2dB的回波损耗，0dB衰减网络是不是就没有提高匹配的功能了（请教一下很多设计里面加0dB的Pi衰是起什么作用的，增加隔离吗？）

   PA后端的 PI 型匹配电路， 电感 电容，这个就起到匹配作用，调试这三个位置就可以匹配PA到SW之间的电路。
   使用电阻PI衰，一般很少用来做阻抗匹配。PI衰我们可以查单阻抗是50欧附近，这对于级间阻抗匹配没啥作用。你简单来看，斯密斯圆图中，电阻只是在电阻轴上左右移动，没办法旋转。


2、混频在这个系统里面，请教一下除了加屏蔽罩和在PCB上把PLL芯片放得离收发链路远一点之外，还有什么改善本振泄露的方法吗？

     如果板子空间比较小的话，可以考虑把LO放到底部，底部只用来放LO。放底部，最重要的是RF过孔的处理，要在RF过孔周围布上过孔地。


3、PA的地和表层的地是不是属于同一个地网络，但是还是用anti-etch把它们分开，像下面图三。然后第2层和第7层都是一整块地，表层PA的地和其它部分的地都通过vias连到第2层和第7层，总之整块PCB只有一个地的网络？（这个PCB是一个8层板，Top和Bottom是射频信号层，L2和L7是地层，L3和L6是数据信号层，L4和L5是电源层）

    2层是主地，PA底部通过过孔到2层主地。这样就有地连接了。散热问题的话，在PA底部焊盘中多增加过孔。
    在PA周围，以及RF走线周围，增加过孔到地。这样PA 附近的散热能得到改善。

ronaldoldb

做为菜鸟，发表一下我自己的见解，一起讨论讨论
1. 你说的Pi衰不就是Pi匹配么？PA out是一定需要加匹配的，Pa的loadpull需要调试
2.2个Saw没有问题，但是插损会加大。通常只用一个saw不是因为匹配问题，是因为saw本身具有插损，saw越多，插损越大。还不如自己LC搭一个滤波器呢
3.收发用同一个参考地没问题，但若是FDD，注意TX和RX见串扰问题

fantastic00

1、PA输出与天线之间可以加π衰吗？上一版测试PA与天线之间匹配得不是很好，想在PA输出之后加一个0dB的π衰来增加匹配，不过好像没见过这样的设计，大部分都是在PA输入前加π衰。

   PA 输出端增加PI电路来做匹配是可以的。增加调试位。这个位置是调试PA 与天线的匹配电路的。
   不过从你框图来看，你PA后端是SW，SW 在到天线，如果天线匹配不好，可以考虑在SW后端增加调试位置。PA后端到SW，我们可以看做是PA 与SW 之间的匹配电路。

2、能不能把两个saw串联起来使用？因为上一版测试感觉一个saw对带外的抑制不够。是不是saw与其它元器件的匹配不好做所以尽量少用？我用的saw的datasheet上都标明了input/output impedance 50 ohm。

   一般很少把两个SAW直接串联，容易引起带内的波动，如果要加SAW，比较好的方法是在LNA前后端分别加。
   从框图中来看，你的上行SAW已经很多了。而且在混频前后都是两个SAW串联使用，这样容易出问题。混频后端应该是中频，如果你做中频滤波的话，上下行的隔离度肯定是能做到的，带外抑制就更不用说了。你要看看你的混频是不是在你自己设计的系统里面？我对你这边混频部分有比较大的疑问。另外，本振泄露在你这个系统中要特别注意。
   

3、可以整个射频收发板都用一个地吗？就是PA的地不单独分割出来。上一版PA的地与其他元器件的地是分开的，通过一个0欧电阻单点相连，但是PA的散热不好，觉得是PA地的铜皮太小了，这次想就PCB都用一个统一的地。PA的输出功率是24~27dBm。

   整个射频收发共地，没问题，可以这么做。
   我们一般多层板的时候，会定义中间一层是主地，然后PA端可能直接vias到主地，表层的地也是通过vias到主地，表层的地不和PA的地连在一起。在双层板设计中，不需要这么做。直接做层统一大地就好。如果要区分地，只需要把数字地和模拟地做区分，中间用电容或电阻单点连接就行。但是整个RF部分的参考第一定要完整。并且所有参考层以及参考地都需要把整个RF部分做包裹。


    不妨把框图中的具体参数标注出来。这样有啥问题比较好讨论。

whspyl

ronaldoldb 发表于 2015-10-18 19:00
做为菜鸟，发表一下我自己的见解，一起讨论讨论
1. 你说的Pi衰不就是Pi匹配么？PA out是一定需要加匹配的 ...

谢谢。

PA out后面肯定有一个串联电感和两个并联电容组成的选频网络，我意思是能不能在这之后再加一个3三个电阻组成的Pi匹配网络。
不是FDD，是802.11ah的。

whspyl

fantastic00 发表于 2015-10-18 21:39
1、PA输出与天线之间可以加π衰吗？上一版测试PA与天线之间匹配得不是很好，想在PA输出之后加一个0dB的π衰 ...

非常感谢。

这个TC用在802.11ah的，782M的频段，是将2.4G的b/g的频段变频得来的。所以和普通的相反，接收是上变频，发送是下变频。具体参数的电路是下面图一，单位都是dB。（不能贴多张图所以我弄一起了...）

1、PA后面没有加saw，PA输出不是一般都有由一个串联电感和两个并联电容组成的Pi型选频网络吗（应该也有匹配的功能吧？），我是想在这个后面再加一个由三个电阻组成的PI衰来改善与开关之间的匹配，像下面图二。但是好像衰减1dB改善2dB的回波损耗，0dB衰减网络是不是就没有提高匹配的功能了（请教一下很多设计里面加0dB的Pi衰是起什么作用的，增加隔离吗？）

2、混频在这个系统里面，请教一下除了加屏蔽罩和在PCB上把PLL芯片放得离收发链路远一点之外，还有什么改善本振泄露的方法吗？

3、PA的地和表层的地是不是属于同一个地网络，但是还是用anti-etch把它们分开，像下面图三。然后第2层和第7层都是一整块地，表层PA的地和其它部分的地都通过vias连到第2层和第7层，总之整块PCB只有一个地的网络？（这个PCB是一个8层板，Top和Bottom是射频信号层，L2和L7是地层，L3和L6是数据信号层，L4和L5是电源层）

whspyl

fantastic00 发表于 2015-10-20 09:20
1、PA后面没有加saw，PA输出不是一般都有由一个串联电感和两个并联电容组成的Pi型选频网络吗（应该也有匹 ...

麻烦还要再请教几点：

1、一般射频SPDT开关，一个RF端口连通时，另一个是高阻还是50欧的阻抗啊？如果有电阻Pi衰来做为负载，当系统处于接收状态时，是不是能让PA输出端口面对的负载稳定且安全？

2、之前做过一个零中频的射频板，就是考虑到面积的问题做了两个版本，一个PLL芯片在正面，另一个PLL芯片在背面，其余完全一样。结果在背面的那一版IQ失配非常严重，所以后面的射频板卡都不敢把PLL芯片放到背面去了。

3、所有的元器件都会通过vias连到L2的主地，但照您说的顶层PA和其他芯片的铜皮分开，像下面这样，就会有不规则的铜皮，我看其它帖子说这样会对EMC有影响，是不是分割铜皮的形状也有讲究？


4、我准备在板子上PA芯片位置对应的bottom层（PA放在Top层）做一大块开窗，让地的铜皮裸露出来，这样会对PA的散热有帮助吗？

whspyl

fantastic00 发表于 2015-10-22 08:53
1、一般射频SPDT开关，一个RF端口连通时，另一个是高阻还是50欧的阻抗啊？如果有电阻Pi衰来做为负载，当 ...

谢谢，学习了。

PLL是单芯片电路，感觉放在背面不会受到其它芯片的影响，性能应该更好一些，而且本振信号就是一个单音的，就多走了个过孔，一直没明白为啥会造成I/Q mismatch。

PA最大功率是27dBm，我买了散热片了，准备安装在PA芯片上。

whspyl

fantastic00 发表于 2015-10-22 08:53
1、一般射频SPDT开关，一个RF端口连通时，另一个是高阻还是50欧的阻抗啊？如果有电阻Pi衰来做为负载，当 ...

不对，那个好像不叫I/Q mismatch。
信号源发出5.5GHz的20M带宽OFDM信号，下面图一是正常情况下接收链路通过下变频得到的基带信号波形，图二是PLL芯片放在背面后接收到的基带信号波形，这应该叫频偏？测出来的EVM非常差。

ertic

whspyl 发表于 2015-10-22 21:46
不对，那个好像不叫I/Q mismatch。
信号源发出5.5GHz的20M带宽OFDM信号，下面图一是正常情况下接收链 ...

你這個圖 是用什麽仿真的

lnn890102

1、PA输出与开关之间可以加π衰吗？上一版测试PA与开关之间匹配得不是很好，想在PA输出之后加一个0dB的π衰来增加匹配，不过好像没见过这样的设计，大部分都是在PA输入前加π衰。
—————— 一般不推荐在PA输出加pi衰的，就算是0dB的pi衰也是有插损的，如果对匹配有改善可以加，但是请考虑pi衰的耐受功率，以防烧毁
2、能不能把两个saw串联起来使用？因为上一版测试感觉一个saw对带外的抑制不够。是不是saw与其它元器件的匹配不好做所以尽量少用？我用的saw的datasheet上都标明了input/output impedance 50 ohm。
————  也考虑到插损问题不建议使用两个saw
3、可以整个射频收发板都用一个地吗？就是PA的地不单独分割出来。上一版PA的地与其他元器件的地是分开的，通过一个0欧电阻单点相连，但是PA的散热不好，觉得是PA地的铜皮太小了，这次想就PCB都用一个统一的地。PA的输出功率是24~27dBm。

———— 建议整个收发板共用一个地，一是有利于散热，而是共地会防止信号干扰