请教一个verilog程序设计的问题！！！！

Teresa

才开始接触学习verilog 遇到了解决不了的问题。
module ttt(out,rst,clk,start);
output [127:0] out;
input rst,clk,start;
reg [127:0] out;
always @(posedge clk or negedge rst)
begin
if(rst==0) out<=128'b0;
else if(start==0)
out<=out+1;
else
out<=out;
end
endmodule
如上的程序是个计数器，现在想提高它的工作频率，只能对程序进行修改，布局布线不能改变。该如何修改?
用case 语句代替if语句？
如果用pipeline 结构的话，该如何实现？怎样分割？
谢谢大家！！

learnbydo

<P>楼主，据我所知，想提高主频，而不改动电路，</P><P>恐怕只有上帝才能做到吧！</P><P>改程序实质是变动电路，你可以把那个+1用一个单独的module实现，</P><P>在那个module中采用carry lookahead或carry select的adder架构，</P><P>这样关键路径delay会小很多，主频自然就上去了。</P>[br]<p align=right><font color=red>+3 RD币</font></p>

dujianl

[em04]头一次见用这么长的加法器哦,改成一段一段的不就成了么,比如说4位的加法器,32个

liuchangjun

<P>什么东东啊,着怎么改,不知道你要问什么,这已经是最高了,你是记数嘛,来一个clk记一个啊</P>

fish2199

用FPGA得内置锁相环，不知可不可以，可以试一下。

a5868

晕哦，那么长的加法器，分段，这样你最低位的加法器的clk就能提高，而且不影响你整个系统的功能。