encounter使用简介

Dawney

Cadenc Soc Encounter使用简介
Soc Encounter同Silicon Ensemble一样，也是Cadence的自动布线工具。对Silicon Ensemble而言，最多可以做到0.18的工艺，到0.18工艺以上，必须使用Soc Encounter。其实，对于0.25以上工艺，使用Soc Encounter将会大大方便整个后端设计。以下简单介绍Soc Encounter的设计流程。
1、        调入门级网表和库。
此时读入的网表是flatten的网表。
库分两部分：物理库和时钟库。物理库主要是标准单元、hard macro等，
时钟库主要包括timing信息、synopsys.lib、cadence.tlf等。
2、        PLACE。
place完毕后，根据其结果调整floorplan。
3、        FLOORPLAN。
可以手工进行，也可自动进行。对自动布局的结果，仍需手工对自调整。
4、        PLACE。
此时是对BLOCK内place。
5、        Try Route。
Try Route的速度是很快的，我们主要是利用它的congestion信息。它相当于SE中的Global Route。
6、        RC提取。
RC提取共有两种模式：default model & detail model。
RC提取的结果存入database后做静态时序分析（STA）。
7、        优化。
优化的方式有三种，一般主要使用“用def或pdef物理综合进行优化”和“IPO方式优化”两种。Cadence推荐使用的是IPO优化方式。当然有时也可调用PKS工具进行物理综合优化。在做优化的时候，最好是作一次优化，就作一次Route，接着做RC提取和Timing分析。如存在问题，则需继续进行优化。
8、        POWER分析。
IPO优化没问题后，即可转到下步操作——对电源环进行分析。如果分析结果存在很大问题，则必须从头去做综合等。此时，可用Soc Encounter工具菜单中的“POWER EDIT”对电源进行修改。它可以用仿真结果.VCD文件来做，也可以是纯静态的。
9、        运行partition。
运行partition的作用有二：一是优化pin的位置，二是Timing Budgets。
Partition运行完毕，可实现一个真正物理层次的划分。
10、        对有问题的BLOCK运行IPO。（simple block timing closure）
此时的网表、def（pdef）都是partition完成后生成的。
11、        生成CLOCK TREE。
一般用CTS生成。可trace整个clock tree。
12、        Timing分析。
此时可能要改动constrain。
13、        Detail Route。（相当与SE中的WROUTE）
14、        RC提取
此时不能采用default model，应用detail model。
15、        CELTIC。
可用工具CELTIC进行信号完整性分析（SI）。它也有两种方式：fast model & self model，用self model时需提供database文件。
16、        CHIP ASSEMBLY。
   需要rulefile。做整个chip层次化的clock tree。
17、        Top Level Route。
用Nanoroute工具做。

另：Complex Block Timing Closure
BLOCK model 分三种：ILM model 、TLF & STAMP model 、ECHO model。
前两种是对timing的，后一种是对SI的。对复杂BLOCK的优化，是用PKS工具，根据global route的信息进行优化的，它读入的是wroute的database。[br]<p align=right><font color=red>+5 RD币</font></p>

eyege

软件好多啊 ！[em02]

gow

<P>好复杂啊！</P>

brooding

各家公司的EDA tool流程都差不多，关键是学会设计的思想。
[br]<p align=right><font color=red>+3 RD币</font></p>

zqs5476

<P>4楼说的很对！其实软件也是这样的。</P><P>硬件的知识面要广！！</P>