QSC6085平台盖上屏蔽盖灵敏度恶化

tianyusqm · 发表于 2013-3-1 09:55:52

各位，QSC6085平台，双模module在高频部分不会受到屏蔽盖的影响，但是cell band受屏蔽盖影响严重，能有1-2db的影响，频率越低影响越大。我layout的RX部分走线是高频部分从LNA出来到CPU输入端这段线走的内层；cell 频段是直接走表层的。是否是因为我走的表层线，导致屏蔽盖对cell band对接收灵敏度造成影响？
还有我第二层没有净空，不知道净空后是否会有大的改善？这边的模拟地数字地有什么需要注意的地方吗？
网上有些前辈说屏蔽盖在CPU LNA处开天窗可以改善，我们的产品是module，反扣在板子上面的，所以开天窗也不行。至于说贴厚的吸波材料，因为我这边没有厚的，贴了个薄的试了试，没感觉有效果？
各位给看看还有什么办法没有？多谢
还有个问题，EBI是什么意思，高通文档里一直提到EBI。

wl2012 · 发表于 2013-3-6 17:51:28

加吸波材料可以解决是基于什么原理，了解的麻烦解释一下，谢谢。

tianyusqm · 发表于 2013-3-5 11:41:27

如果不贴吸波材料，想通过把走线走到内层，各位有什么建议吗？怎么走能改善该问题呢？

robby · 发表于 2013-3-2 11:50:44

加吸波材料可以搞定。

metalsi · 发表于 2013-3-2 10:52:02

没碰到过，我们6085的项目，接收走线都是平行走在内存，所以没有干扰。不过看到过其他公司的6085主板是在LNA上方屏蔽盖开窗。

hanny · 发表于 2013-3-1 19:59:16

用0.5的吸波材料, 可以基本消除影响

tianyusqm · 发表于 2013-3-1 14:41:37

主要是cell和PCS是交叉的，不好走在同一层。metalsi，请问你也碰到过这个问题吗？改到内层就可以了吗？

tianyusqm · 发表于 2013-3-1 14:40:12

以下是引用metalsi在2013-3-1 10:49:10的发言：
800 RX走线跟PCS一样走内层。

主要是cell和PCS是交叉的，不好走在同一层。请问你也碰到过这个问题吗？改到内层就可以了吗？

laolaoda · 发表于 2013-3-1 14:24:40

EBI是高通的一个总线，高通通常有2个总线，EBI1和EBI2，一个接memory，一个接LCD。

metalsi · 发表于 2013-3-1 10:49:10

800 RX走线跟PCS一样走内层。

voir2008 · 发表于 2013-3-11 21:26:23

小虾米永远支持你们

tianyusqm · 发表于 2013-3-11 16:32:46

2.为防止走线过细，阻抗不好控制，建议参考地不要选相邻层，即走线在第3层的话，参考地2、5层。-----------------假使这个走线在第三层，应该是净空2,4层，参考1,5层吧？

wain5434 · 发表于 2013-3-11 11:48:31

以下是引用tianyusqm在2013-3-5 11:41:27的发言：
如果不贴吸波材料，想通过把走线走到内层，各位有什么建议吗？怎么走能改善该问题呢？

楼主要是真的下决心改版的话，有以下两条注意一下
1.走线做好包地，以防干扰的引入
2.为防止走线过细，阻抗不好控制，建议参考地不要选相邻层，即走线在第3层的话，参考地2、5层。

criterion · 发表于 2013-7-2 14:53:03

以下是引用tianyusqm在2013-3-1 9:55:52的发言：
各位，QSC6085平台，双模module在高频部分不会受到屏蔽盖的影响，但是cell band受屏蔽盖影响严重，能有1-2db的影响，频率越低影响越大。我layout的RX部分走线是高频部分从LNA出来到CPU输入端这段线走的内层；cell 频段是直接走表层的。是否是因为我走的表层线，导致屏蔽盖对cell band对接收灵敏度造成影响？
还有我第二层没有净空，不知道净空后是否会有大的改善？这边的模拟地数字地有什么需要注意的地方吗？
网上有些前辈说屏蔽盖在CPU LNA处开天窗可以改善，我们的产品是module，反扣在板子上面的，所以开天窗也不行。至于说贴厚的吸波材料，因为我这边没有厚的，贴了个薄的试了试，没感觉有效果？
各位给看看还有什么办法没有？多谢
还有个问题，EBI是什么意思，高通文档里一直提到EBI。

屏蔽盖盖上去 灵敏度变差
三个可能原因 :

1.屏蔽盖与cell band Rx走线之间的寄生效应 影响阻抗
这可以用下面方法来计算
跟机构要一下Stack-up 看PCB到屏蔽盖的距离
是否矮到足以影响阻抗 ?

<img src="attachments/dvbbs/2013-7/2013721451821594.jpg" border="0" onclick="zoom(this)" onload="if(this.width>document.body.clientWidth*0.5) {this.resized=true;this.width=document.body.clientWidth*0.5;this.style.cursor='pointer';} else {this.onclick=null}" alt="" />

2.或是有可能屏蔽盖与cell band Rx匹配组件之间的寄生效应 影响阻抗
通常0402组件 比较有这个可能
你可以拿一块PCB 将cell band Rx匹配组件
串联就用0奥姆电阻 落地的就拔掉
此时不盖屏蔽盖量一下灵敏度
然后盖上屏蔽盖再量一下灵敏度
看这两个条件下的灵敏度是否有差异
因为此时你已经屏除匹配组件的因素了
若无差异
那表示Root cause就是屏蔽盖与cell band Rx匹配组件之间的寄生效应
若依然有差异
那表示与匹配组件无关
像LNA开天窗我猜也是要避免屏蔽盖与LNA之间的寄生效应

3.有可能是盖上屏蔽盖后此时构成了共振腔结构宛如一个辐射体
若屏蔽盖跟Shielding Frame的接触不是很紧密
会导致屏蔽盖接地不好 残留在上面的Noise 不会通通流到GND
而是一部分会透过Shielding Cover 辐射打到Rx Trace

<img src="attachments/dvbbs/2013-7/20137214514848836.jpg" border="0" onclick="zoom(this)" onload="if(this.width>document.body.clientWidth*0.5) {this.resized=true;this.width=document.body.clientWidth*0.5;this.style.cursor='pointer';} else {this.onclick=null}" alt="" />

可以做实验先拿一个板子
将Shielding Cover跟Shielding Frame接触的内层
全部涂上修正液
目的是要让Shielding Cover跟Shielding Frame彻底绝缘
去除GNDING的效果

另外一块板子 把将Shielding Cover跟Shielding Frame之间的空隙
都用焊锡补起来 外面再贴导电布 然后导电布再想办法贴到其他的GND
目的是要让Shielding Cover跟Shielding Frame彻底接触
加强GNDING的效果

看这两块板子的灵敏度有无差异
倘若Root cause是这个因素
理论上彻底绝缘的PCB 其灵敏度会比彻底接触的差很多

当然Noise来源很多 高速数字讯号 电源 或XO都有可能
我猜CPU开天窗 与其说避免CPU跟屏蔽盖之间的寄生效应
倒不如说避免CPU的高速Noise 直接往上Couple到屏蔽盖
再透过共振腔结构 辐射出去打到RF走线

当然把线改走内层一定有帮助
不然为啥高频走线没影响
但走表层的Cell band就受影响了

至于第二层没有净空
这充其量是在维持阻抗100奥姆情况下
其线宽会比第二层有净空时来得细
Insertion Loss较大所以灵敏度较差
不管你有没有盖上Shielding Cover
但今天情况是盖上Shielding Cover才变差
所以应该不会是这因素

xdJumpING · 发表于 2013-6-28 17:05:17

影响的原理是什么呢?

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