PFD杂散过高，如何优化

rf1008 · 发表于 2013-2-1 09:36:25

请教各位，目前用ADI的一款集成VCO的PLL设计的电路，调试中发现一个鉴相频率杂散过高的问题。

比如PFD设定为500KHz，信道间隔125KHz（内置VCO除4），锁定后输出信号大多指标正常，但发现+/-250KHz以及其倍频处的杂散较高，-40dBc，而spec应该到-60dBc以下。并不是所有信道都很高，整数频点很好，-60dBc以下，很奇怪。

环路滤波器带宽25K。

fenqing_2009 · 发表于 2013-2-4 09:56:46

怎么解决的？介绍下经验

rf1008 · 发表于 2013-2-1 15:26:20

已解决，谢谢！

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