静态时序分析论文

Olive

【文件名】:06429@52RD_静态时序分析在深亚微米ASIC设计中的应用.rar
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【简　介】:摘　　要:作为分析和验证电路时序行为的新手段,静态时序分析(STA) 技术以其无需仿真、快速、占用内存少以及测试覆盖面全等优点越来越多的应用于现代深亚微来ASIC 设计中。本文在介绍了STA 基本概念的基础上,以SDH 系统中8/ 16/ 32路E1 映射( E1 mapper) 芯片设计为例,对STA 在设计中的具体应用及注意事项进行了详细说明。结果表明,我们所采用的STA 技术在设计的各阶段均很好的满足了电路的时序要求。
关键词:深亚微米　静态时序分析　时序约束
【目　录】:
1 　引言
2 　静态时序分析
3 　设计实例及结果
4 　结论

Olive

【文件名】:06429@52RD_静态时序分析在数字ASIC设计中的应用(1).rar
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【简　介】:摘要: 主要介绍了静态时序分析在数字ASIC设计中的应用,描述了静态时序分析的基本原理和流程,并以I2C总线设计为例,分析了对数字ASIC作静态时序分析中可能出现的问题,提出了消除虚假路径的实际方法. 通过对全芯片进行静态时序分析,可以确认设计的准确性和可靠性,从而为设计流程中每一部分的工作取得sign - off提供可靠保证.
关键词: 专用集成电路(ASIC) ;静态时序分析( STA) ; I2C;时序约束;虚假路径
【目　录】:
0　引　言
1　I2C总线设计
2　静态时序分析
3　实验结果和结论
4　结束语

Olive

【文件名】:06429@52RD_静态时序分析在数字集成电路设计中的应用.rar
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【简　介】:摘要： 介绍了静态时序分析在数字集成电路设计中的应用， 并以100M 以太网卡芯片设计为例，具体描述了以太网卡芯片设计中的静态时序分析流程及其时序问题。
关键词： 静态时序分析 100M 以太网卡 数字电路 约束 应用
【目　录】:
1.100M以太网卡的结构
2.100M 以太网卡设计的静态时序分析

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【文件名】:06429@52RD_深亚微米ASIC设计中的时序约束与静态时序分析.rar
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【简　介】:【摘　要】　在现代深亚微米专用集成电路(ASIC) 设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作。文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH) 传输系统中8 路VC122VC4 E1 映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA) 方法使电路时序收敛得到了很好的验证。
关键词:专用集成电路(ASIC) 设计, 设计约束, 时序约束, 静态时序分析
【目　录】:
0 引　言
1 设计的时序约束
2 时序约束的特别考虑
3 静态时序分析
4 设计实例及结果
5 　结束语

yyxl

实在贵了点啊

joason

bu shi 一般的贵[em10]

qinshanqinshan

确实很贵哦~

liaoyicai

很有帮助，谢谢楼主无私。