Mentor全系列工具简介

hiky · 发表于 2006-4-27 11:24:00

Calibre物理验证系列
〓 Calibre DRC
　　作为工作在展平模式下的设计规则检查（DRC）工具，Calibre DRC先展平输入数据库，然后对展平的几何结果进行操作。
〓 Calibre DRC-H
　　作为Calibre DRC的选项，Calibre DRC-H确保层次化的DRC成为可能，层次化设计规则检查维持数据库的层次化结构，并且充分利用设计数据的层次化关系减少数据处理时间、内存使用和DRC检查结果数量。对于确定类型的芯片而言，DRC-H要比在展平模式下的Calibre快几个数量级。层次化处理对于0.35μm或以下工艺，规模达到或者超过百万晶体管的芯片设计优势更加明显。Calibre DRC-H通常可以和设计规则检查(DRC)以及光学工艺校正(OPC)配合使用。
〓 Calibre LVS
　　作为Mentor Graphics公司工作在展平模式下的版图与原理图对照（LVS）工具，Calibre LVS先展平输入数据库，然后对展平的几何结果进行操作。
〓 Calibre LVS-H
　　作为Calibre LVS的选项，Calibre LVS-H确保层次化的LVS成为可能，层次化版图与原理图对照维持数据库的层次化结构，并且充分利用设计数据的层次化关系减少数据处理时间、内存使用和LVS错误结果数量。对于确定类型的芯片而言，LVS-H要比展平模式下的Calibre快一个数量级。层次化处理对于0.35μm或以下工艺，规模达到或者超过百万晶体管的芯片设计优势更加明显。
〓 Calibre Multithreaded
　　Calibre MT(多线程)采用最先进的并行处理技术加速基于多CPU工作站和服务器的层次化DRC、LVS、ORC、OPCpro和PRINTimage处理。Calibre DRC 和Calibre LVS所有产品都支持多线程的能力，并可以通过命令行选项“-turbo”实现多线程能力的调用。并且通过多线程方式实现性能的加速无需修改规则文件、网络管理以及任何其它的配置。取决于具体应用的规则和版图数据，双处理器上可以提升性能到1.6倍，八处理器上性能的提升达到4-7倍。多线程的能力在普通的Calibre使用授权中可以直接应用。Calibre运行多线程功能时将自动检出另外的基本授权，以下是检出附加的授权比率列表：
处理器个数占用Calibre的授权数量
11
21 + 1 （多线程能力占用第二个授权）
2-42
5-83
9-124
13-165 (每增加4个CPU需要增加一个额外的授权)

〓 Calibre CI
　　Calibre CI（连接接口）支持第三方对通过LVS-H数据命名为版图多边形数据的反标信息的访问。Calibre LVS-H运行结束后，用户可以访问SVDB目录下工业标准格式的数据（GDS、SPICE网表）。Calibre CI提供一系列可以从Calibre Query Server中调用的命令自动生成这些数据。
〓 Calibre Interactive
　　Calibre Interactive是可以从用户熟悉的版图工具中直接调用实施交互方式单元和模块验证的Calibre物理验证环境。Calibre Interactive进一步扩充了Calibre产品线。
〓 Calibre DESIGNrev
　　Calibre DESIGNrev可以迅速装载和观察数据量巨大（几个G字节）GDSII版图数据。高级的编辑能力支持GDSII格式的快速修改和处理。Calibre DESIGNrev 和其他的Calibre工具紧密连接，例如Calibre Interactive和Calibre RVE，提供最有效的错误可视化、调试和重新验证，因而带来全芯片验证和出带可观的时间节省。
〓 Calibre RVE/QDB-H
　　Calibre RVE/QDB-H是Calibre的功能强大的图形化调试和结果观察工具。支持在用户喜欢的版图编辑器或浏览器上观察和修正报告的错误或差异，在原理图和版图之间实现交互探测以及网表浏览。图形化工具RVE（结果观察环境）可以从QDB（查询数据服务器）取得Calibre结果数据，并且为编辑器或浏览器提供数据。RVE通过普通的插槽接口实现同编辑器或者浏览器的通讯，这种通讯机制确保RVE支持几乎所有的编辑器。目前支持的编辑器包括IC Station、Virtuoso和SX 9000。同时也提供一个RVE集成工具包（RVE Integration Toolkit）帮助用户更加容易地集成其它的编辑器和浏览器。RVE支持Calibre DRC、Calibre LVS和Calibre ORC的分析结果。
〓 Calibre MGC
　　Calibre MGC实现与Mentor Graphics公司Falcon Framework框架结构之间的接口，透过Calibre MGC可以获得面向LVS和寄生提取处理的EDDM设计数据。

hiky · 发表于 2006-4-27 11:28:00

Calibre 寄生参数提取系列〓 Calibre xRC
　　Calibre xRC是全芯片寄生参数提取工具，提供晶体管级、门级和混合级别寄生参数提取的能力，支持多层次的分析和仿真。Calibre xRC为模拟与混合信号SoC设计工程师提供了一个独立于设计风格和设计流程的单一的寄生参数提取解决方案。对于模拟电路或者小型模块的设计工程师来说，Calibre xRC提供高度的精确性以及与版图环境之间的高度集成。对于数字、大型模块以及全芯片的设计而言，Calibre的层次化多边形处理引擎为Calibre xRC提供足够的性能。使用单一的寄生参数提取工具，设计小组可以避免维护和支持多种寄生参数提取工具的昂贵代价。Calibre xRC可以非常方便地在流行的版图环境中通过Calibre Interactive来实现调用。Calibre xRC和Calibre RVE集成在一起实现模拟和数字结果的高效率调试，并且直接在版图或原理图中可视化寄生参数。同Calibre View集成可以实现设计环境直接重新执行仿真。结合Calibre LVS，Calibre xRC是业界唯一已经为大规模量产验证了的可以精确反标源设计电路图的模拟与混合信号SoC工具。 〓 xCalibrate
　　xCalibrate是一个校准工具，可以为xCalibre产生提取电容时所使用的电容规则文件。给定一种特定的互联工艺描述（层数、高度、宽度、介质常数等），xCalibrate就可以为指定的工艺确定基本的几何相互作用关系。Xcalibrate会构造出一些校准用的结构，并且将这些结构作为三维场提取的输入。三维场提取的输出经分析产生xCalibrate规则文件中的电容方程。 〓 Calibre xRC-CB
　　Calibre xRC-CB专为需要对单元、模块以及小规模芯片设计实施详细寄生参数提取而定制。实现与所有Calibre产品系列以及流行的版图和仿真环境的集成。用户可以选择面向各种仿真器（如Eldo、HSPICE 和Spectre）的集总参数C、分布参数RC以及分布参数RCC的SPICE类型输出格式，无需重新提取寄生参数就可以生成不同格式的网表。Calibre xRC-CB 也可以实现与Calibre View(提取后的视图)的集成。结合Calibre LVSTM，Calibre xRC-CB是业界唯一已经为大规模量产验证了的可以精确反标源设计电路图的寄生参数提取工具集。

hiky · 发表于 2006-4-27 11:29:00

IC Station混合信号工具系列〓 IC Station SDL
完整而成熟的模拟/混合信号集成电路设计的全套解决方案。从电路图设计、SPICE仿真、混合信号电路仿真、RF电路仿真直到版图设计、验证、寄生RC参数提取等，整套流程都有成熟的工具被广泛使用。其中混合信号仿真工具〓 ADMS Dual Lang plus RF Stn
 ADMS为第一个解决混合信号验证挑战的EDA工具，是目前业界最成功的混合仿真工具。〓 Eldo
　　高性能、高精度的Spice晶体管级仿真器
主要特点：
1、准确度高。Eldo使用了新的算法，增加了SPICE的精度。通过基尔霍夫电流约束进行全局检查，对收敛严格控制，保证了精度。
2、仿真速度达到一般SPICE的3到10倍，还可以对不同的电路子模块采用不同的算法，大大提升了速度。还支持行为级的描述！Eldo支持的AMS HDL语言，使得功能性增加的同时，也可以提升仿真速度。
3、容量大，最大可以达到30万个晶体管。
4、收敛性。Eldo采用了最先进的技术。比如DC convergence引入的分割概念（在不收敛时对电路自动进行分割再组合，更改了Matrix，）使得DC收敛大大提升。
5、控制界面友好。Eldo可以单独使用(即命令行方式)，也可以集成到电路图编辑工具环境中，比如Mentor的DA_IC，或者Cadence的Schematics Composer中。Eldo的输入文件格式可以是标准的SPICE，也可以是HSPICE的格式。如果不采用默认模式，Eldo虽然同样用许多Option进行各种控制，但是使用非常方便。另外，用户通过Eldo特有的革命性的Shell可以中断正在进行中的仿真，进行数据交换，调整仿真条件或参数设置，与Eldo进行互动。
6、功能。除了提供其它SPICE几乎全部的功能外，Eldo本身拥有自己独特的功能。提供了多种基本单元模型，可以直接调用和仿真；可以进行RC Reduction，在后仿真时尤其有作用；还有“断点续仿真”的功能；需求数据的仿真结束再提取。
7、 Eldo完全兼容Hspice的Model。
8、可扩展性。Eldo可以方便的嵌入到目前的设计环境中。此外，Eldo还可以扩展到混合仿真平台ADMS，进行数字、模拟混合仿真。Eldo的输出文件可以被其它多种波形观察工具查看和计算，Eldo本身提供的Xelga和EZWave更是功能齐全和强大的两个波形观察和处理工具。
9、Eldo RF是目前射频电路设计解决方案中最优秀的仿真器。〓 Modelsim SE
　　ModelSim是业界最优秀的HDL语言仿真器，具有快速的仿真性能和最先进的调试能力，支持众多的ASIC和FPGA厂家库，是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。全面支持VHDL和Verilog语言的IEEE 标准，以及IEEE VITAL 1076.4－95 标准，支持C语言功能调用,支持 C模型、基于SWIFT的SmartModel逻辑模型和硬件模型的仿真。它具有丰富而又易用的图形用户界面，提供最友好的调试环境，为加快调试提供强有力的手段。
主要特点：
1、单内核三语言VHDL、Verilog和System-c混合仿真器，可以进行VHDL，Verilog以及VHDL和Verilog混合仿真；
2、高性能的RTL和门级优化，本地编译结构，编译仿真速度快；
3、编译的代码与机器和版本无关，便于数据移植和库维护；
4、支持加密IP，便于保护IP核；
5、集成 C调试器，可以在统一的界面中同时仿真C 和VHDL\Verilog；
6、完全支持Verilog-2001，初步支持System Verilog，beta版支持PSL；ModelSim是唯一支持所有标准的仿真器，同时也是定义和执行这些标准的积极的参与者；
7、先进的Signal Spy功能，可以方便地访问VHDL 或者 VHDL 和Verilog 混合设计中的下层模块的信号，便于设计调试；
8、先进的Dataflow窗口，可以迅速追踪到导致不定状态的原因，并显示整条路径；集成的Performance analyzer帮助分析性能瓶颈，加速仿真；
9、同一波形窗口可以显示多组波形，并且能进行多种模式的波形比较（Wave Compare）；
10、先进的代码覆盖率模块Code coverage，能报告出每个分支的执行情况，进一步提高了测试的完整性；
11、支持Tcl/Tk文件；
12、提供源代码模版和助手；
13、支持项目管理

hiky · 发表于 2006-4-27 11:30:00

DFT测试设计系列〓 DFTAdvisor 
　　DFTAdvisor利用友好的图形用户界面引导完成可测性分析并优化测试结构的插入，执行全面的测试规则检查，从而保证在ATPG之前不存在任何遗留的可测性设计问题。DFTAdvisor 测试综合工具自动插入测试结构电路，支持全扫描或部分扫描的测试逻辑，能够自动识别电路中的时序单元并自动转换成可扫描的单元，并能够把电路中可扫描的单元串接成扫描链，从而大大增强了IC和ASIC设计的可测试性。此外，利用它在设计过程的早期阶段进行可测性分析，测试综合生成和测试向量自动生成之前发现并修改违反测试设计规则的问题，尽可能提高ATPG的效率并缩短测试开发的周期。
主要特点：
1、支持多种形式的设计输入。包括GENIE，EDIF，TDL，VHDL，Verilog
2、支持Mux-DFF、Clocked-Scan和LSSD扫描结构；
3、支持多种扫描结构的插入。包括全扫描结构，多种可选的部分扫描结构和自动测试点的插入；
4、支持智能化的、层次化的测试逻辑的自动化插入；
5、通过密集的基于仿真的测试规则检查（超过140条测试规则）来确保高效率的可测性分析；
6、通过自动测试点插入与综合来加强设计的可测性；
7、通过插入测试逻辑电路自动纠正设计中违反可测性设计规则的部分；
8、支持版图层次上的扫描链单元的次序控制，以提高测试逻辑插入过程中的时序有效性；
9、为后续的ATPG过程提供充分支持，生成ATPG工具要求的全部SETUP文件 〓 DFTInsight
　　DFTInsight是与Mentor Graphics的ATPG工具包紧密集成的图形化调试工具，提供了方便的可测性问题的图形化调试手段。在DFTAdvisor、FastScan或FlexTest中都可调用DFTInsight生成电路图窗口显示信息，快速确定和解决可测性问题。它的电路图显示可以智能地将层次化设计的其它信息屏蔽，而只显示与可测性问题有关的电路。它根据标准网表信息生成电路图，不需要特殊的电路图符号支持，这个功能意味着DFTInsight能够以即插即用的方式插入用户选择的设计环境中。
主要特点：
1、通过图形化分析加速ASIC与IC的可测性调试；
2、根据设计规则检查结果进行原理图的动态划分，定位出可测性问题的发生位置；
3、根据故障分类信息结果进行原理图的动态划分，定位出ATPG工具没有覆盖的故障所在位置；
4、根据ATPG工具分析ATE机上失败的测试向量结果来帮助定位芯片上的故障位置；
5、可以在原理图上通过部件间的交互选择与跟踪来检查设计；
6、无需专门的库支持来进行原理图显示；
7、与FastScan、FlexTest和DFTAdvisor紧密集成〓 FastScan 
　　FastScan是业界最杰出的测试向量自动生成（ATPG）工具，为全扫描IC设计或规整的部分扫描设计生成高质量的的测试向量。FastScan支持所有主要的故障类型，它不仅可以对常用的Stuck-at模型生成测试向量，还可以针对关键时序路径、transition模型生成at-speed测试向量、针对IDDQ模型生成IDDQ测试向量。此外FastScan还可以利用生成的测试向量进行故障仿真和测试覆盖率计算。
主要特点：
1、支持对全扫描设计和规整的部分扫描设计自动生成高性能、高质量的测试向量；
2、提供高效的静态及动态测试向量压缩性能，保证生成的测试向量数量少，质量高；
3、支持多种故障模型：stuck-at、toggle，transition、critical path和IDDQ；
4、支持多种扫描类型：多扫描时钟电路，门控时钟电路和部分规整的非扫描电路结构；
5、支持对包含BIST电路，RAM/ROM和透明Latch的电路结构生成ATPG
6、支持多种测试向量类型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。
7、利用简易的Procedure文件，可以很方便地与其他测试综合工具集成；
8、 通过进行超过140条基于仿真的测试设计规则检查，保证高质量的测试向量生成；
9、FastScan CPA选项支持at-speed测试用的路径延迟测试向量生成；
10、FastScan MacroTest选项支持小规模的嵌入模块或存储器的测试向量生成；
11、FastScan Diagnostics选项可以通过分析ATE机上失败的测试向量来帮助定位芯片上的故障；
12、ASICVector Interfaces选项可以针对不同的ASIC工艺与测试仪来生成测试向量 〓 FlexTest 
　　FlexTest的时序ATPG算法使它在部分扫描设计的ATPG领域拥有巨大的优势，可以显著提高无扫描或全扫描设计的测试覆盖率。其内嵌故障仿真器可以估计功能测试向量的故障覆盖率，然后在此基础上生成部分扫描电路结构的时序ATPG。 FlexTest还可以将ATPG和故障仿真任务在网络上进行分布计算，大大提高运行速度；
主要特点：
1、提供对无扫描电路，部分扫描电路和全扫描电路生成高效时序ATPG；
2、支持多种故障模型：stuck-at、transition和IDDQ；
3、可以同时支持多种测试结构类型：Mux-DFF、Clocked-Scan和LSSD；
4、通过进行超过140条基于仿真的测试设计规则检查，保证高质量的测试向量生成；
5、可以使用已有的功能测试向量进行故障仿真，计算测试覆盖率；
6、FlexTest Distributor选项提供的分布处理技术可以加速ATPG与故障仿真过程；
7、与FastScan和DFTAdvisor共享数据库，使得DFT与ATPG流程效率更高；
8、利用简易的Procedure文件，可以很方便地与其他组合ATPG工具集成〓 MBISTArchitect
　　MBISTArchitect可以灵活地在ASIC或IC中自动实现内嵌存储器阵列的RTL级BIST结构。MBISTArchitect支持多种测试算法，并支持用户自定义的测试算法。可以对一个或多个内嵌存储器自动创建BIST逻辑，完成BIST逻辑与存储器的连接，它能够在多个存储器之间共享BIST控制器，实现并行测试，从而显著缩短测试时间和节约芯片面积。另外，它的BIST结构中还包括故障的自动诊断功能，方便了故障定位和开发针对性的测试向量。
主要特点：
1、支持对多种形式的存储单元测试，包括：SRAM、ROM、DRAM和多端口RAM；
2、支持多种存储器测试算法，包括：March C+、checkerboard、ROM、Unique Address和Data Retention等；
3、支持用户自定义的测试算法；
4、自动生成可综合的VHDL或Verilog格式的MBIST电路描述、仿真用的测试基准文件和综合批处理文件；
5、自动插入与连接BIST控制器到嵌入式存储器或外部存储器，缩短了设计与测试时间；
6、通过并行应用结构与并行测试过程来保证最快的测试速度；
7、能够提供诊断信息以进行失效存储单元的定位；
8、提供可选择的存储单元自动修复功能，提高成品率 〓 TestKompress
　　TestKompress的EDT（Embedded Deterministic Test）算法使它在ATPG领域拥有无以伦比的技术优势，它在保证测试质量的前提下显著地（目前可达到100倍）压缩测试向量数目，从而大大提高产品测试速度，降低测试成本。它提供的嵌入式压缩引擎模块是一个通用IP，可以很方便地集成到用户的设计。
主要特点：
1、TestKompress处理流程与Fastscan完全兼容；
2、在保证测试质量的前提下成百倍地减少测试向量的数目，降低测试成本；
3、支持多种故障模型：stuck-at、transition和path-delay、IDDQ；
4、支持多种测试向量类型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。
5、引入嵌入式压缩引擎IP不需要对系统逻辑进行任何更改，对电路的性能没有任何影响；
6、与FastScan和DFTAdvisor共享数据库，使得DFT与ATPG流程效率更高 〓 BSDArchitect 
　　BSDArchitect在逻辑综合之前的RTL设计阶段自动生成边界扫描电路和IO管脚的自动插入。为实现自动验证，它还生成一个可用于任何VHDL或Verilog仿真器的测试基准文件；此外，BSDArchitect形成设计的BSDL模型，为生成ATPG测试向量做准备。为了实现更好的性能可预测性和设计复用，也可以直接插入实现在特定工艺上的边界扫描电路。在SOC测试中，BSDArchitect还利用IEEE 1149.1边界扫描结构中的自定义指令进行全片的测试管理。
主要特点：
1、BSDArchitect读入IC、ASIC或MCM设计的行为级VHDL或Verilog描述，生成符合IEEE1149.1边界扫描标准的VHDL或Verilog电路描述，并将它插入到原来的设计中；
2、支持实现IEEE 1149.1边界扫描结构中的自定义指令逻辑，实现对内部扫描和BIST的芯片级测试互连与测试过程控制，缩短IC实现周期；
3、可以实现直接插入针对特定工艺上的边界扫描电路；
4、支持IO管脚的自动插入，可以实现直接插入针对特定工艺的IO管脚；
5、自动生成边界扫描描述语言（BSDL）文件, 提供到自动测试设备（ATE）的平滑过渡；
6、自动生成Verilog或VHDL格式的测试基准向量进行边界扫描逻辑的功能检查，包括对BSDL的自适应检查〓 LBISTArchitect
　　LBISTArchitect在ASIC、IC和IP内核中自动插入内建自测试（BIST）电路，以保证较高的故障覆盖率。它可以自动生成BIST结构（BIST控制器、测试向量发生器和电路特征压缩器）的可综合RTL级HDL描述，并快速进行故障仿真以确定故障覆盖率。它支持多时钟设计，可以在工作频率下进行at-speed测试，在选择内部测试点时使用了MTPI专利技术将面积代价降至最低，确保设计完全处于BIST-ready状态。LBISTArchitect可以直接与BSDArchitect和ATPG工具进行接口。
主要特点：
1、 内建自测试技术降低了芯片测试对ATE测试机memory容量的要求；
2、针对部件或系统进行内建自测试（BIST）的自动综合、分析与故障仿真，便于进行设计与测试的复用；
3、at-speed测试和多频率测试确保了高性能、高质量的测试设计；
4、全面的BIST设计规则检查确保了易用性、减少了设计时间、缩短了设计面市时间；
5、专利的MTPI技术能够在获得最大故障覆盖率的同时将对设计的影响减至最低；
6、BIST部件的RTL综合和与工艺无关，可以保证设计复用；
7、配合BSDArchetect可实现层次化的LBIST电路连接关系

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