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[讨论] 锁相环的杂散和相噪问题

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发表于 2012-3-28 20:18:55 | 显示全部楼层 |阅读模式
各位高手,我用的是ADF4106锁相得到3.75GHz和5GHz信号,两个信号在偏中心频率825Hz和250kHz时分别有突起,比信号小60dBc左右,环路带宽是20kHz。鉴相频率为10MHz。晶振是恒温晶振。相噪为-80dBc/Hz@kHz。离要求还差10个dB。在频偏10MHz、20MHz和30MHz有三个杂散。这些问题怎么解决啊。求高手指点!!!!
谢谢!!!!!!!<img src="attachments/dvbbs/2012-3/201232820215735097.jpg" border="0" onclick="zoom(this)" onload="if(this.width>document.body.clientWidth*0.5) {this.resized=true;this.width=document.body.clientWidth*0.5;this.style.cursor='pointer';} else {this.onclick=null}" alt="" />

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发表于 2012-3-29 10:42:27 | 显示全部楼层
晶振相噪測試過嗎?有沒有達到設定要求?
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发表于 2012-3-28 23:25:47 | 显示全部楼层
1、近端杂散可能是电源或是控制器(单片机等)的干扰。可以尝试电源加强滤波或是单片机休眠等方式验证。
2、通过描述来分析,相噪差是环路带宽太窄造成的。可以增加至300K左右。
3、10M等杂散是必然会有的,通常通过环路滤波处理达到65dBc左右是没问题的。
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发表于 2012-4-1 11:14:52 | 显示全部楼层
以下是引用cgshell在2012-3-28 23:25:47的发言:
1、近端杂散可能是电源或是控制器(单片机等)的干扰。可以尝试电源加强滤波或是单片机休眠等方式验证。
2、通过描述来分析,相噪差是环路带宽太窄造成的。可以增加至300K左右。
3、10M等杂散是必然会有的,通常通过环路滤波处理达到65dBc左右是没问题的。

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 楼主| 发表于 2012-3-29 11:47:33 | 显示全部楼层
以下是引用oscillator在2012-3-29 10:42:27的发言:
晶振相噪測試過嗎?有沒有達到設定要求?

原理用频率源代替过晶振作参考,发现将功率加大几个dBm后两个突起会下降。但是现在晶振的功率没法改,老师不让换晶振,尴尬!有没有其他办法可以解决啊?谢谢!!
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 楼主| 发表于 2012-3-29 11:45:50 | 显示全部楼层
以下是引用cgshell在2012-3-28 23:25:47的发言:
1、近端杂散可能是电源或是控制器(单片机等)的干扰。可以尝试电源加强滤波或是单片机休眠等方式验证。
2、通过描述来分析,相噪差是环路带宽太窄造成的。可以增加至300K左右。
3、10M等杂散是必然会有的,通常通过环路滤波处理达到65dBc左右是没问题的。

谢谢,不过一般不是环路带宽越窄相燥越好吗?追加问题,就是两个锁相环同时工作时,会有周期性频偏4kHz左右的杂散分布在边带上。这个要怎么解决。
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发表于 2012-4-17 09:25:53 | 显示全部楼层
各位分析有道理,鉴相泄露一般可以达到-70dBc以下,相位噪声由参考晶振、
PLL、VCO、环路滤波器等综合决定。采用低噪声电源、良好接地、合理选择鉴相频率和环路带宽对相位噪声指标有好处。
   我用的ADF4360-7和-8的鉴相泄露只有-65dBc,而PDF资料上给的有-70dBc,不知为什么;ADF4360-7在1GHz做出来的相位噪声指标还是很好的,就是远端杂散-50dBc和近端杂散-65dBc,是电路布局有问题吗,还是因为集成VCO的PLL做出来就是差,我用的是100MHz恒温晶振,PDF取5MHz,LBW取200KHz,请大家分析啊
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发表于 2012-4-15 23:06:55 | 显示全部楼层
以下是引用zhjunru在2012-3-29 11:45:50的发言:


谢谢,不过一般不是环路带宽越窄相燥越好吗?追加问题,就是两个锁相环同时工作时,会有周期性频偏4kHz左右的杂散分布在边带上。这个要怎么解决。


环路带宽越窄,远端噪声会越好,对鉴相泄露、小数分频杂散这些有帮助,但是近端相噪会恶化。
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发表于 2012-4-14 16:40:43 | 显示全部楼层
1、并不是环路越窄相噪越好!锁相环是一个闭环系统,最终的相噪输出是由参考相噪和VCO相噪在环路作用下合成输出。你说的可能是指偏主频较远处的相噪。通常根据闭环传递函数会有一个最佳的带宽,其计算比较复杂,受制因素较多,绝大多数资料都会有提及,听说可以考虑鉴相频率的十分之一到二十分之一。你可以再参考一些相关资料。
2、如果确认是两个锁相环同时工作时才有这种现象,估计是两个锁相源之间的射频通道隔离不够或是电源隔离不够,造成信号串扰,包括参考信号的隔离也是有可能的,不明具体现像,不敢定论!还需要你自己多下功夫!
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发表于 2012-4-13 16:37:20 | 显示全部楼层
4106的Vp和Vdd,VCO的电源都要滤好~PLL本振输入处并个50欧电阻减少几个dBm的输入功率,从而可以降低你10M处的鉴相泄露杂散
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发表于 2012-4-12 16:35:10 | 显示全部楼层
注意的你电源处理。。
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发表于 2012-5-4 11:36:43 | 显示全部楼层
请问  楼主提到的10M  20M 30M的杂散怎么解决啊?我现在做的4350到-41dbc,如何做的更低一些?谢谢大家
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发表于 2012-5-17 10:45:02 | 显示全部楼层
近端杂散可能是电源或是控制器(单片机等)的干扰。可以尝试电源加强滤波或是单片机休眠等方式验证。
2、通过描述来分析,相噪差是环路带宽太窄造成的。可以增加至300K左右。
3、10M等杂散是必然会有的,通常通过环路滤波处理达到65dBc左右是没问题的。

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