关于时钟下降沿触发的讨论.

nikitale · 发表于 2006-4-24 08:25:00

如题,一直不明白时钟下降沿和上升沿触发有什么区别.
是不是在设计中尽量使用上升沿触发.
但是,一般的有效信号必须在时钟的上升沿来到之间有效,那怎么保证我在时钟上升沿来的时候能够采到我的数据有效信号,而不是延迟一个周期.
我一般是用一个时钟的下降沿来使数据有效信号有效,在时钟的上升沿进行采样,这样就不会有延迟.不知道这么做好不好.
希望各位赐教.

lcz209 · 发表于 2006-4-25 00:38:00

一般都用上沿触发！！！[em02]

gladginay · 发表于 2006-4-26 07:54:00

都可以用来采集数据，有时候还会用双沿来确保数据能采集到的[br]+1 RD币

Germaine · 发表于 2006-4-27 08:24:00

双沿采的话，要是clk不稳，系统就会崩溃的 [br]+1 RD币

dawn · 发表于 2006-5-3 09:28:00

嗯觉得楼上的兄弟说的很有道理可是如果单沿触发的话，就会有一个周期的延迟，如读取RAM的数据不知道各位有没有更好的办法？请指教[br]+3 RD币

mrwyn · 发表于 2006-5-4 09:51:00

你觉得速度不够就PLL倍频上去处理[br]+1 RD币

dawn · 发表于 2006-5-4 19:12:00

<DIV class=quote>以下是引用mrwyn在2006-5-4 9:51:00的发言：
你觉得速度不够就PLL倍频上去处理</DIV>

原来是这样处理的呀

rain907 · 发表于 2006-5-22 15:26:00

赞成

mrwyn · 发表于 2006-6-8 10:35:00

双沿很容易带来问题,很多人喜欢上升沿去打,下降沿去采

learnbydo · 发表于 2006-6-8 21:56:00

设计中应当尽量避免混用posedge与negedge，否则会造成信号的有效传输时间由一个clock cycle变成半个，从而限制系统主频的提高。通常一个cycle的delay对系统规格是没有影响的，如果达不到要求，可以将相应的register额外再声明一个wire变量，后面用这个wire变量，就可以提前一个cycle。[br]+3 RD币

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