synopsys pritime & formality中文资料

Samuelsim

【文件名】:06421@52RD_wlli.rar
【格　式】:rar
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【简　介】:摘要：本文介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys公司的PrimeTime 进行静态时序分析，用Formality 进行形式验证。由于它们都是基于Tcl（Tool Command Language）的工具，本文对Tcl 也作了简单的介绍。
关键词：静态时序分析  形式验证   PrimeTime Formality Tcl
【目　录】:
第一章绪论
第二章PrimeTime 简介
第三章Tcl 与pt_shell 的使用
第四章静态时序分析前的准备工作
第五章静态时序分析
第六章Formality 简介
第七章形式验证
第八章对验证失败的设计进行Debug

hiky

<P>本资料适合初学者。浅显易懂，能让读者对时序验证和形式验证有概念上的了解。</P>