TEST BENCH

roxannemany

【文件名】:06419@52RD_编写高效率的testbench.rar
【格　式】:rar
【大　小】:145K
【简　介】:
由于设计的规模越来越大也越来越复杂，数字设计的验证已经成为一个日益困难和繁琐的任务。验证工程师们依靠一些验证工具和方法来应付这个挑战。对于几百万门的大型设计，工程师们一般使用一套形式验证（formal verification）工具。然而对于一些小型的设计，设计工程师常常发现用带有testbench的HDL仿真器就可以很好地进行验证。
Testbench已经成为一个验证高级语言(HLL --High-Level Language) 设计的标准方法。通常testbench完成如下的任务：
1.       实例化需要测试的设计（DUT）；
2.       通过对DUT模型加载测试向量来仿真设计；
3.       将输出结果到终端或波形窗口中加以视觉检视；
4.       另外，将实际结果和预期结果进行比较。
通常testbench用工业标准的VHDL或Verilog硬件描述语言来编写。Testbench调用功能设计，然后进行仿真。复杂的testbench完成一些附加的功能—例如它们包含一些逻辑来选择产生合适的设计激励或比较实际结果和预期结果。
后续的章节描述了一个仔细构建的testbench的结构，并且提供了一个自动比较实际结果与预期结果的进行自我检查的testbench例子。
【目　录】:
1.构建Testbench

2.产生时钟信号

3.提供激励信号
4.显示结果
5. 简单的testbench
6.自动验证
7.自我检查testbenches
8.编写testbench的准则