Verilog编码与综合中的非阻塞性赋值(中文) [FOR FREE]

roxannera

【文件名】:06413@52RD_Verilog编码与综合中的非阻塞性赋值(中文).rar
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【简　介】:众所周知的逻辑建模方针是：
* 在always 块里用“阻塞赋值=”产生组合逻辑。
* 在always 块里用“非阻塞赋值<=”产生时序逻辑。
但是为什么？(外注：在实现组合逻辑的assign 结构中，当然采用阻塞赋值语句否则的话编译工具会提醒你进行修改的。)
普通的回答是：那只是关于仿真的，即使不遵照上面的规则也照样可以产生正确的综合结果。但问题是综合前的仿真结果也许会跟综合后的电路行为仿真不匹配。
要明白上述建模方针背后的原因，就必须明白“非阻塞赋值”和“阻塞赋值”它们的功能和时序安排（the functionality and scheduling of blocking and nonblocking assignments.）。这篇文章将详细描述有关问题。文章里将用到两个缩写形式：RHS（right-hand-side）和LHS（left-hand-side）。前者指等式右边的表达式或者变量（RHS expression or RHS variable），后者指指等式左边的表达式或者变量（RHS expression or RHS variable）。
【目　录】:
1.0 介绍
2.0 Verilog 仿真竞争条件
3.0 阻塞赋值（blocking assignments）
4.0 非阻塞赋值（nonblocking assignments）
5.0 Verilog 编码指导仿真
6.0 层积事件列（"stratified event queue"）
7.0 自触发always块
8.0 流水线建模
9.0 阻塞赋值& 简单例子
10.0 为时序反馈建模（Sequential feedback modeling）
11.0 组合逻辑―使用阻塞赋值（blocking assignment）
12.0 时序-组合混合逻辑建模：使用非阻塞赋值
13.0 其它混合“阻塞”与“非阻塞”赋值建模方针
14.0 对同一变量多处赋值（Multiple assignments to the same variable）
15.0 常见的“非阻塞”神话（外注：指与事实不符或严格说不正确的见解、想法）
16.0 最后注意：“nonblocking”的拼写