整合主要時序元件 FPGA時脈性能大增

Tiborlee

同步數位系統中的時脈訊號，如使用於遠程通訊，為系統中的數據傳送定義時間基準。一個時脈分配網路由多個時脈訊號組成，由一個點將所有訊號分配給需要時脈訊號的所有元件。因為時脈訊號執行關鍵的系統功能，很顯然應給予更多的關注，不僅在時脈的特性(即偏移和抖動)方面，還有那些組成時脈分配網路的元件。
現場可編程閘陣列(FPGA)開發團隊不斷面臨過於繁瑣、複雜的時脈網路挑戰。各種因素如不斷增加的輸入/輸出(I/O)需求、降低成本的要求和減少印刷電路板(PCB)設計更改的需要，迫使設計人員重新審視時脈網路。本文將探討FPGA時脈分配控制方面的挑戰，協助開發團隊改變設計方法，並提供設計者實用的建議，包括如何通過縮小其時脈分配網路的規模來擁有更多的FPGA I/O，或提高時脈網路性能。

▽恅璃靡▼:1161@52RD_淕磁翋猁?唗啋璃 FPGA?犢俶夔湮崝.doc
▽跡﹛宒▼:doc
▽湮﹛苤▼:337K
▽潠﹛賡▼:
▽醴﹛翹▼:



[em01][em01][em01]