初学者请教个问题

keke1997

以前一直做硬件的，最近自己开始学习Verilog，遇到一个这样的问题 ：
always @ (se)
       begin
            case(se)
                2'b00:   a=2'b00;
                2'b01:   b=2'b01;
                2'b10:   c=2'b10;
                2'b11:   d=2'b11;
            endcase
       end
这段程序编译的时候会有警告有锁存器存在，怎样写才不会生成锁存器呢？
另外
always @ (posedge clk)
       begin
            case(se)
                2'b00:   a=2'b00;
                2'b01:   b=2'b01;
                2'b10:   c=2'b10;
                2'b11:   d=2'b11;
            endcase
       end
加入一个时钟，编译就不会再警告了，这是问什么呢？这个问题很是困惑，期待有人能指教，谢谢！

keke1997

没人能给解答下么？程序中“/“是没有的，发贴的时候不知怎么加进去的。