什么是时钟系统的亚稳态？

heimao_lixin

大家好：
   我先刚学CPLD，里面有一些知识不是很明白，比如亚稳态，亚稳态是由异步时钟系统产生的吗？同步时钟系统能否产生亚稳态？
   希望有质料的可以共享。多谢

seagull5414

我个人认为，亚稳态是数字电路的模拟特性。电流在CMOS中传递由于CMOS的等效电容效应会产生延时，也就出现了保持和建立时间的概念，而亚稳态指的是介于两次稳定间的未知状态，这也是由于数字电路中有保持和建立时间存在而导致的。所以并不是说只有异步时钟域中存在亚稳态，而是所有数字电路中都存在亚稳态。一般情况下当你的数据不满足保持和建立时间时系统就会进入亚稳态，而两个异步时钟域之间的时钟延时是没有规律的所以异步时钟域之间的数据传递如果不进行处理更容易使系统进入亚稳态，所以一般异步通信中间都会有同步电路。还有就是在同步时钟域中组合逻辑电路由于关键路径延时也比较难确定的原因，使得过长的关键路径也会使系统较容易进入亚稳态。总之，亚稳态是一个概率事件，我们只能采用一些方法尽量降低它发生的几率，而不能完全消除它，所以在系统设计的时候就要特别注意。

rainflow

好东西。楼主[em01][em01]

hezuhui

luguofenxiang