鉴相杂谱(急!急!)

zxiangbo05 · 发表于 2010-9-17 18:11:05

各位大侠,我现在的锁相环鉴相频率是5.12M,在测试杂谱时,输出频率附近每隔5.12M都有杂谱,最大幅度为-80dBm,但不能满足要求.请问大侠们如何降低鉴相杂谱?

zxiangbo05 · 发表于 2010-9-18 12:06:38

我是小数分频，channel是100K，环路带宽是10K,CP电路通过仿真出来的，很难改了，你说的最后一级是什么？请问这个跟什么有关系？我老大说只能从混频的隔离度方面混频管驱动功率

xidian123 · 发表于 2010-9-17 22:03:21

你是多宽的环路滤波器和几阶滤波器？改改CP电流和滤波器带宽，特别是最后一级。

zxiangbo05 · 发表于 2010-9-25 22:50:40

小弟感谢各位的回答，
我的参考时钟是20.48MHZ,参考时钟在底层，用电缆连接的。
PDF是5.12MHZ,由于是小数分频，channel是100KHZ,
我的CHARGE PUMP电流差不多是最小的了（0.625MA)。
我的环路滤波器是三阶的。大侠们说的降低环路滤波器的带宽，特别是最后一阶，意思是通过修改最后一阶来降低环路滤波器的带宽吗？

darwin18 · 发表于 2010-9-22 13:02:49

参考杂散（reference spurs）。
解药：降低环路滤波器带宽；特别最后一阶。

filmin · 发表于 2010-9-20 23:12:39

你的参考时钟是多少啊？你可以降低泵电流试一试。你的参考时钟底部是否走线了？

zxiangbo05 · 发表于 2010-9-19 14:35:20

我现在上传不了附件.用的是ADF4153与分立VCO构成的锁相环.望高手指教!

xidian123 · 发表于 2010-9-18 22:13:01

你贴个结构框图上来吧，要不就到群里问一下。[em01]

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