求助PLL的设计

jyoo · 发表于 2010-9-14 17:20:54

最近需要设计一款2.8GHz的频综，带宽100MHz，步进1MHz，鉴相频率5MHz。相位噪声要求<-100dBc/Hz@1kHz,<-100dBc/Hz@10kHz.
根据相位噪声=归一化噪声基底+10log(鉴相频率)+20log（分频系数）估算了一下，对PLL芯片的基底噪声要求小于-221dBc/Hz。用AD的ADIsimPLL反正了一下，AD的器件都不能满足要求。各位能否推荐一款性能较好的PLL芯片？

filmin · 发表于 2010-9-15 00:02:19

如果对100k 频偏噪声没有要求的话，可以试一下HITTITE的新的PLL，噪底做得很好。
AD的4156我个人觉得你可以试着放大环路带宽试一试，应该可以实现的，我个人没有仿真，可以试一试，呵呵。

请问你设计的环路带宽有多少？

maxwells · 发表于 2010-9-14 19:18:42

Hittite的

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