verilog 问题

zhangwei_1221 · 发表于 2010-8-23 09:51:41

我在用verilog时，编译时总是会出现“Error: Top-level design entity "nand2" is undefined”这样的错误，不知道怎么样修改，哪位帮忙指教一下啊，谢谢！

yonklee · 发表于 2011-3-7 22:10:09

貌似没有nand2.。。直接nand吧

hezuhui · 发表于 2011-3-6 20:24:52

luguo[em03][em03]

fzuye · 发表于 2011-3-19 09:40:53

以下是引用yonklee在2011-3-7 22:10:09的发言：
貌似没有nand2.。。直接nand吧

那楼主不得哭死了，这么简单的问题？
其实，我不懂哈
[em01]

hebobo · 发表于 2012-2-15 09:46:58

那楼主不得哭死了，这么简单的问题？

chinasdzzf · 发表于 2012-2-28 16:38:01

系统没有定义这个函数~

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[讨论] verilog 问题