請問 FPGA 的 simulation 問題.

jane1

請教一下各位大虾，當我把 RTL coding好之後，我使用 Altera 的 Quartus II v4.2版，把 RTL叫進去，並選擇一個 target device去做合成，可以產生出 gate-level 的 verilog out，如果我想要跑這個 gate-level 的 simulation，但是我又不想用 Modelsim-Altera，因為我原先已經有安裝 Modelsim v5.4/SE，那該如何 sim呢 ? Altera 有提供所有 target device的 simulation model嗎 ?
希望有跑過這樣流程的大虾賜教一下，謝謝 !