[请教]Altera PLL 差分时钟输出

bluehuman

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选择Altera Stratix II的FPGA，它的锁相环PLl说支持差分时钟输出，我也尝试跟着它的例子做了一下，但是我不知道哪个管脚是clk,clk_n;
下图是使用IP核ALTPLL后的图形，请指出哪个管脚是clk,clk_n; fbin是干吗的？谢谢

也请大哥大姐跟我说下在示波器上差分时钟是怎么样的波形？

在硬件图上，一个PLL具有6个脚，如下图中的PLL11，她当中的管脚和c0 c1 c2 c3是对应关系吗？

zqs5476

看宏里面的设置.

hhuzhang

这个是在引脚配置的时候指定的，跟代码没有关系，在PIN ASSIGNMENT的时候，你指定inclk0为差分格式就行了，fbin是锁相环的反馈引脚，这个你看看锁相环的基本结构你就知道fbin是干嘛的了

balu_dark

?????[em13]