『求助』新手问一个关于双向三态缓冲器的设计！

cqnorman

设计中涉及一个缓冲器，鉴于体积的限制，就利用系统中存在的一个CPLD来设计的；但本人没怎么接触过FPGA/CPLD方面的深入设计，所以该缓冲器仍处于仿真通过，但实际无法使用的情况，实在汗颜！
我用的Quartus II开发，直接使用IP核。电路图如下：
【不好意思，不知道怎么贴图，就整理了一个文档放在附件里面吧！】

请大家不吝赐教！在下感激不尽！
【文件名】:09823@52RD_双向三态缓冲器.doc
【格　式】:doc
【大　小】:1170K
【简　介】:
【目　录】: